JPH06202982A - バス制御方法及びその装置並びに情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 外部メモリデバイスであるＤＲＡＭの高速ア
クセスモードを有効に利用することによって、外部アク
セスのサイクル数を減らし、トータルとしてプロセッサ
の命令実行サイクル数を削減する。 【構成】 中央処理装置２と命令キャッシュ３とデータ
キャッシュ４とを備えたプロセッサ１の内部に、内部命
令バス４０及び内部データバス４１と外部バス４２との
間の信号の授受を制御するためのバス制御装置５を設け
る。バス制御装置５は、命令キャッシュ３とデータキャ
ッシュ４とが同時にミスした際に、外部命令アクセスが
前回の外部ＤＲＡＭアクセスと同一ページのアクセスと
なる場合には該外部命令アクセスを優先的に実行し、他
の場合には外部データアクセスを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部メモリデバイスの
高速アクセスモードを有効に利用できる高性能な情報処
理装置に関するものである。

【０００２】

【従来の技術】情報処理装置（プロセッサ）の外部メモ
リデバイスとしてダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）が頻繁に利用される。ＤＲＡＭの中
には、高速アクセスモードと通常アクセスモードとを有
するものがある。前者の高速アクセスモードの１つとし
てページモードが知られている。ページモードによれ
ば、ロウアドレス・ストローブ信号（／ＲＡＳ）を低レ
ベルに保持したままコラムアドレス・ストローブ信号
（／ＣＡＳ）のパルスを次々と与えることにより、／Ｒ
ＡＳ及び／ＣＡＳの双方を毎回活性化する通常アクセス
モードに比べて、高速の読み出し／書き込み動作を実現
できる。つまり、前回のアクセスと同じロウアドレスで
再度ＤＲＡＭをアクセスする場合すなわちページヒット
の場合には、ページミスの場合に比べて高速アクセスが
可能となる。

【０００３】一般に、外部メモリデバイス内において、
命令のアドレス空間とデータのアドレス空間とは互いに
分離される。高速アクセスモードと通常アクセスモード
とを有するＤＲＡＭにおいて、命令アクセスに続くデー
タアクセスや、データアクセスに続く命令アクセスは、
ページミスして通常の速度で実行される。一方、命令ア
クセスに続く他の命令アクセスや、データアクセスに続
く他のデータアクセスは、ページヒットして高速に実行
されることが多い。

【０００４】また、従来のプロセッサの中には、中央処
理装置（ＣＰＵ）と、命令キャッシュと、データキャッ
シュとを備えたものがある。このようなアーキテクチャ
を備えたパイプライン動作のプロセッサでは、命令キャ
ッシュとデータキャッシュとが同じＣＰＵサイクルでミ
スし、前者から外部命令アクセス要求が、後者から外部
データアクセス要求が各々発行される場合がある。従来
は、このようにして外部命令アクセス要求と外部データ
アクセス要求とが同時に発行された場合には、必ず外部
データアクセス要求を先に処理していた。

【０００５】

【発明が解決しようとする課題】前記のとおり従来のプ
ロセッサは外部命令アクセス要求と外部データアクセス
要求とが同時に発行された場合に必ず外部データアクセ
ス要求を先に処理していたので、外部メモリデバイスの
高速アクセスモードを有効に利用できない問題があっ
た。その具体例を、図５を用いて説明する。

【０００６】図５は、ＣＰＵと、命令キャッシュと、デ
ータキャッシュとを備えた従来のプロセッサのパイプラ
イン動作の一例を示すタイムチャート図である。本例の
プロセッサはＲＩＳＣプロセッサであって、基本的には
１命令を１ＣＰＵサイクルで実行するものとする。ま
た、命令フェッチステージ、ロードステージ、実行ステ
ージ、ストアステージの４段のパイプライン動作である
ものとする。このパイプライン動作によれば、先行する
命令が先のステージに進んだ場合、後続の命令のうちキ
ャッシュミス等でパイプラインを進むことができない命
令以外は、先のステージへ進む。また、通常モードのＤ
ＲＡＭアクセス（ページミス）の場合にはキャッシュミ
スの時点からＣＰＵに命令又はデータが供給されるまで
３サイクル、高速モードのＤＲＡＭアクセス（ページヒ
ット）では１サイクルかかるものとする。

【０００７】以下、図５に従って、従来のプロセッサに
おけるパイプライン動作と外部メモリアクセス動作に関
して説明を行なう。

【０００８】命令Ａ、命令Ｂ、命令Ｃ、命令Ｄ、命令Ｅ
という順番に各命令がパイプライン動作で実行されてい
く。命令Ａ及び命令ＢはＣＰＵにデータを読み込む命令
とする。サイクル１、サイクル２では、それぞれ命令
Ａ、命令Ｂに対する命令フェッチが、命令キャッシュヒ
ットで行なわれる。更に、サイクル３では、命令Ａに対
するデータキャッシュのアクセスと、命令Ｃに対する命
令キャッシュのアクセスとが同じサイクルで行なわれ
る。

【０００９】そして、命令キャッシュ、データキャッシ
ュが共にミスした場合、命令キャッシュから外部命令ア
クセス要求が、データキャッシュから外部データアクセ
ス要求が各々サイクル３で同時に発行される。この場
合、先行する命令のアクセス要求、つまり命令Ａの外部
データアクセス要求が先に処理され、その後命令Ｃの外
部命令アクセス要求が処理される。

【００１０】したがって、命令Ａが要求する外部データ
アクセスがサイクル４から開始される。ここで、前回の
外部アクセスが命令アクセスであったとすると、外部ア
クセスはページミスして通常モードで行なわれ、サイク
ル４、５、６の３サイクルで完了する。そして、サイク
ル７でＣＰＵにデータが供給され、命令Ａはストアステ
ージへと、後続の命令Ｂは実行ステージへと進む。ただ
し、命令Ｃは命令のフェッチが終了していないので、命
令フェッチステージに留まる。

【００１１】命令Ｃに対する外部命令アクセスは、命令
Ａに対する外部データアクセスが終了次第、つまりサイ
クル７から開始される。この場合も、前回の外部アクセ
スが命令Ａに対するデータアクセスであったため、ペー
ジミスして通常モードで行なわれる。よって、命令Ｃの
外部命令アクセスはサイクル７、８、９で行なわれ、命
令ＣがＣＰＵに供給されるのはサイクル１０となり、命
令Ｃはサイクル１０でロードステージへ、後続の命令Ｄ
は命令フェッチステージへ進む。

【００１２】更に、先行する命令Ｂがサイクル７でデー
タキャッシュのアクセスを行ないミスした場合、命令Ｃ
の外部メモリからのフェッチが終了次第、命令Ｂに対す
る外部データアクセスがサイクル１０から開始される。
前回の外部アクセスが命令のフェッチであったため、ペ
ージミスして通常モードで外部メモリアクセスがサイク
ル１０、１１、１２で行なわれる。そして、データがＣ
ＰＵに供給されるのはサイクル１３となり、命令Ｂはサ
イクル１３でストアステージへ、後続の命令Ｃは実行ス
テージへ進む。ただし、命令Ｄはサイクル１０で命令キ
ャッシュミスを起こしており、命令のフェッチが終了し
ていないので、命令フェッチステージに留まる。

【００１３】そして、命令Ｂに対するデータフェッチが
終了次第、命令Ｄの外部命令アクセスがサイクル１３か
ら開始される。この場合も、先の外部アクセスがデータ
のフェッチであったために通常モードで外部メモリアク
セスがサイクル１３、１４、１５で行なわれ、命令Ｄが
ＣＰＵに供給されるのはサイクル１６となり、命令Ｄは
サイクル１６でロードステージへ、後続の命令Ｅは命令
フェッチステージへ進む。

【００１４】以上のとおり、本例によれば、命令キャッ
シュ及びデータキャッシュの双方が常にヒットしたなら
ば命令Ｄがロードステージへ進むのはサイクル５である
のに対し、実際にはそれがサイクル１６まで遅れること
となる。

【００１５】本発明は、上記問題点に鑑み、外部メモリ
デバイスの高速アクセスモードを有効に利用することに
より、外部アクセスのサイクル数を低減した高性能プロ
セッサを提供することを目的とするものである。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、同時に発行された複数の外部アクセス要
求のうち外部メモリデバイスを高速アクセスモードでア
クセスできる外部アクセス要求を優先的に処理すること
としたものである。高速アクセスモードでのアクセス可
能性は、前回の外部アクセスアドレスを参照して決定さ
れる。具体的には、命令キャッシュとデータキャッシュ
とが同時にミスした場合に、外部命令アクセスが前回の
ＤＲＡＭアクセスと同一ページのアクセスとなるときに
は該外部命令アクセスの要求を優先的に処理する。

【００１７】また、いずれの外部アクセス要求も発行さ
れない間に、前回の外部アクセスアドレスを所定値だけ
更新したアドレスで外部メモリデバイスから命令又はデ
ータをプリフェッチしておくこととした。プリフェッチ
した命令又はデータを利用できる外部アクセス要求があ
る場合には、これを最優先に処理する。

【００１８】

【作用】本発明によれば、外部メモリデバイスの高速ア
クセスモードの有効利用によって、プロセッサによる外
部アクセスのサイクル数が低減される。また、いずれの
外部アクセス要求も発行されていない期間の有効利用に
よって、プロセッサによる外部アクセスのサイクル数が
更に低減される。

【００１９】

【実施例】以下、本発明の実施例に係る情報処理装置
（プロセッサ）について、図面を参照しながら説明す
る。

【００２０】（実施例１）図１は、本発明の第１の実施
例に係るプロセッサの内部構成とその外部接続とを示す
ブロック図である。図１において、プロセッサ１は、中
央処理装置（ＣＰＵ）２、命令キャッシュ３、データキ
ャッシュ４及びバス制御装置５を備えたＲＩＳＣプロセ
ッサであって、基本的には１命令を１ＣＰＵサイクルで
実行する。また、命令フェッチステージ、ロードステー
ジ、実行ステージ、ストアステージの４段のパイプライ
ン動作であるものとする。

【００２１】プロセッサ１の外部メモリデバイスとして
採用されたＤＲＡＭ１４は、アドレスバス３２及び命令
／データバス４２を介してプロセッサ１に接続されてい
る。アドレスバス３２とＤＲＡＭ１４との間には、メモ
リコントローラ１３が介在している。このメモリコント
ローラ１３は、マルチプレクスアドレス３３とアクセス
制御信号３４とをＤＲＡＭ１４へ供給するものである。
マルチプレクスアドレス３３は、アドレスバス３２上の
アドレスＡＤをＤＲＡＭ１４のアクセス用にロウアドレ
ス（ＡＤの上位部）とコラムアドレス（ＡＤの下位部）
とにマルチプレクスしたものである。アクセス制御信号
３４は、ロウアドレス・ストローブ信号（／ＲＡＳ）、
コラムアドレス・ストローブ信号（／ＣＡＳ）等を含ん
でいる。メモリコントローラ１３は、通常アクセスモー
ド、高速アクセスモード、リフレッシュモードなどの各
種ＤＲＡＭアクセスモードに対応するように、アクセス
制御信号３４を発生する。高速アクセスモードとして
は、ページモード、スタティックコラムモード等がある
が、いずれもロウアドレスが前回のアクセスと同じ場合
には高速のＤＲＡＭアクセスが可能になる。

【００２２】プロセッサ１は、内部命令バス４０と内部
データバス４１とを更に備えている。ＣＰＵ２は、命令
アクセス要求２２を命令アドレス２０とともに、データ
アクセス要求２３をデータアドレス２１とともに各々出
力する。命令キャッシュ３は、ＣＰＵ２で実行されるべ
き命令を格納するための手段であって、命令アクセス要
求２２に対してミスが生じた場合には外部命令アクセス
要求２７を発行する。データキャッシュ４は、ＣＰＵ２
で使用されるべきデータを格納するための手段であっ
て、データアクセス要求２３に対してミスが生じた場合
には外部データアクセス要求２８を発行する。

【００２３】バス制御装置５は、内部命令バス４０及び
内部データバス４１のうちのいずれか一方と命令／デー
タバス４２との間の信号の授受を制御するための手段で
あって、第１及び第２の比較器６，７、制御回路８、セ
レクタ９、出力トライステートバッファ１０、アドレス
ラッチ１１、ＤＲＡＭビット幅格納レジスタ１２及びバ
スインターフェイス１５を備えている。

【００２４】セレクタ９は、制御回路８から出力された
アドレス選択信号２９に従って命令アドレス２０とデー
タアドレス２１とのうち一方を選択する。３０は、セレ
クタ９で選択された外部アクセスアドレスである。出力
トライステートバッファ１０は、選択された外部アクセ
スアドレス３０をバッファリングしてアドレスバス３２
に出力する。アドレスラッチ１１は、前回の外部アクセ
スアドレスを記憶するものである。３１は、アドレスラ
ッチ１１から出力された前回の外部アクセスアドレスで
ある。

【００２５】第１の比較器６は、命令アドレス２０とア
ドレスラッチ１１から出力された前回の外部アクセスア
ドレス３１との比較を行なう。第２の比較器７は、デー
タアドレス２１とアドレスラッチ１１から出力された前
回の外部アクセスアドレス３１との比較を行なう。ただ
し、両比較器６，７における比較範囲は、ＤＲＡＭ１４
のロウアドレスが命令アドレス２０及びデータアドレス
２１のどの部分に対応するかを示すビット幅データ２４
により制限される。このビット幅データ２４は、ＤＲＡ
Ｍビット幅格納レジスタ１２から出力される。ＣＰＵ２
は、書き込み命令を実行することにより、書き込みバス
３５を介してＤＲＡＭビット幅格納レジスタ１２にビッ
ト幅データを設定できるようになっている。２５は第１
の比較器６での比較結果、２６は第２の比較器７での比
較結果である。

【００２６】制御回路８は、第１及び第２の比較器６，
７での比較結果２５，２６と、外部命令アクセス要求２
７と、外部データアクセス要求２８とから、外部命令ア
クセスを実行するか外部データアクセスを実行するかを
決定して、アドレス選択信号２９をセレクタ９及びバス
インターフェイス１５へ供給する。バスインターフェイ
ス１５は、アドレス選択信号２９に従って、内部命令バ
ス４０及び内部データバス４１のうちのいずれか一方と
命令／データバス４２との間の命令及びデータの授受を
司る。

【００２７】まず、以上のように構成されたプロセッサ
１のパイプライン動作について説明する。

【００２８】第１のステージである命令フェッチステー
ジでは、ＣＰＵ２から命令アドレス２０及び命令アクセ
ス要求２２が出力され、命令キャッシュ３のアクセスが
行なわれる。命令キャッシュ３がヒットした場合には、
命令キャッシュ３から内部命令バス４０に命令が読み出
され、ＣＰＵ２に供給される。そして、パイプラインは
ロードステージへと進む。

【００２９】しかし、命令キャッシュ３がミスした場合
には、命令キャッシュ３から外部命令アクセス要求２７
がバス制御装置５に送られる。バス制御装置５内の制御
回路８は、外部命令アクセス要求２７に従って、ＤＲＡ
Ｍ１４に対する外部命令アクセスを実行するようにセレ
クタ９を制御する。具体的には、制御回路８から出力さ
れたアドレス選択信号２９に従ってセレクタ９で命令ア
ドレス２０が選択され、出力トライステートバッファ１
０を介してアドレスバス３２に外部アクセスアドレス３
０が出力されることにより、外部アクセスが開始する。
なお、前回の外部アクセスが終了していない場合、ある
いはプロセッサ１以外のデバイスが外部バス（アドレス
バス３２及び命令／データバス４２）を使用している場
合等、外部アクセスが可能でない場合には、外部バスが
使用可能になり次第、プロセッサ１による外部アクセス
が開始される。

【００３０】外部アクセスが開始されると、メモリコン
トローラ１３によりマルチプレクスアドレス３３及びア
クセス制御信号３４が生成され、ＤＲＡＭ１４のアクセ
スが行なわれる。そして、ＤＲＡＭ１４から命令／デー
タバス４２に読み出された命令は、バスインターフェイ
ス１５によって内部命令バス４０に出力され、ＣＰＵ２
に渡される。このようにしてＤＲＡＭ１４からフェッチ
してきた命令は、ＣＰＵ２に渡されると同時に命令キャ
ッシュ３にも書き込まれ、以下の命令アクセスが高速に
行なえるようになっている。

【００３１】命令フェッチが完了すると、ＣＰＵ２は第
２のステージであるロードステージへ進む。ロードステ
ージでは命令の解読を行なう。

【００３２】そして、第３のステージである実行ステー
ジで命令の実行を行なう。例えば、データを読み込む命
令であれば、ＣＰＵ２からデータアドレス２１及びデー
タアクセス要求２３が出力され、データキャッシュ４の
アクセスが行なわれる。データキャッシュ４がヒットし
た場合には、データキャッシュ４から内部データバス４
１にデータが読み出され、ＣＰＵ２に供給される。そし
て、パイプラインはストアステージへと進む。

【００３３】しかし、データキャッシュ４がミスした場
合には、データキャッシュ４から外部データアクセス要
求２８がバス制御装置５に送られる。バス制御装置５内
の制御回路８は、外部データアクセス要求２８に従っ
て、ＤＲＡＭ１４に対する外部データアクセスを実行す
るようにセレクタ９を制御する。具体的には、制御回路
８から出力されたアドレス選択信号２９に従ってセレク
タ９でデータアドレス２１が選択されることにより、上
記命令キャッシュミスの場合と同様に外部アクセスが開
始し、メモリコントローラ１３を介してＤＲＡＭ１４か
ら命令／データバス４２にデータが読み出される。命令
／データバス４２に読み出されたデータは、バスインタ
ーフェイス１５によって内部データバス４１に出力さ
れ、ＣＰＵ２に渡される。このようにしてＤＲＡＭ１４
からフェッチしてきたデータは、ＣＰＵ２に渡されると
同時にデータキャッシュ４にも書き込まれ、以下のデー
タアクセスが高速に行なえるようになっている。

【００３４】データフェッチが完了すると、ＣＰＵ２は
第４のステージであるストアステージへと進む。ストア
ステージではデータキャッシュ４又はＤＲＡＭ１４から
読み出したデータをＣＰＵ２内のレジスタにストアし、
１命令の実行が完了する。

【００３５】以上のとおり、ＣＰＵ２で命令フェッチを
行なうサイクルでは命令アクセス要求２２をアサート
し、データアクセスを行なうサイクルではデータアクセ
ス要求２３をアサートする。そして、命令キャッシュ３
では命令アドレス２０に応じた命令の読み出しが行なわ
れ、データキャッシュ４ではデータアドレス２１に応じ
たデータの読み出しが行なわれる。この際、命令キャッ
シュ３がヒットすると該命令キャッシュ３から内部命令
バス４０を介して命令がＣＰＵ２に供給され、データキ
ャッシュ４がヒットすると該データキャッシュ４から内
部データバス４１を介してデータがＣＰＵ２に供給され
る。命令キャッシュ３がミスした場合には外部命令アク
セス要求２７が、データキャッシュ４がミスした場合に
は外部データアクセス要求２８が各々バス制御装置５に
送られ、ＤＲＡＭ１４のアクセスが実行される。

【００３６】さて、プロセッサ１はパイプライン動作し
ているため、外部命令アクセス要求２７と外部データア
クセス要求２８とが同じＣＰＵサイクルで発行される場
合がある。その場合の動作説明を以下に行なう。

【００３７】外部命令アクセス要求２７と外部データア
クセス要求２８とが同時に発行された場合、バス制御装
置５において、第１の比較器６は前回の外部アクセスア
ドレス３１と命令アドレス２０との比較を、第２の比較
器７は前回の外部アクセスアドレス３１とデータアドレ
ス２１との比較を各々行なう。これらの比較は、ＤＲＡ
Ｍ１４を高速モードでアクセスできるかどうかを判定す
るように、各々ビット幅データ２４に従った所定範囲の
ビットのみについて実行される。そして、制御回路８に
おいて、第１及び第２の比較器６，７での比較結果２
５，２６に基づき、高速モードでアクセス可能な外部ア
クセスを優先的に処理するようになっている。その優先
順位を表１に示す。なお、比較結果２５，２６は、各々
一致の場合に“１”になるものとする。

【００３８】

【表１】

【００３９】表１に示すように、第１及び第２の比較器
６，７のうち第１の比較器６のみで一致が得られた場合
には外部命令アクセスを外部データアクセスよりも先に
実行し、他の場合には命令の順番通りに先行する命令の
外部データアクセスを先に実行するのである。これによ
りＤＲＡＭ１４の高速アクセスモードを有効に利用でき
ることを、図２を用いて説明する。

【００４０】図２は、図１のプロセッサ１のパイプライ
ン動作の一例を示すタイムチャート図である。前記従来
例の場合と同様に、先行する命令が先のステージに進ん
だ場合、後続の命令のうちキャッシュミス等でパイプラ
インを進むことができない命令以外は、先のステージへ
進むものとする。また、通常モードのＤＲＡＭアクセス
（ページミス）の場合にはキャッシュミスの時点からＣ
ＰＵ２に命令又はデータが供給されるまで３サイクル、
高速モードのＤＲＡＭアクセス（ページヒット）では１
サイクルかかるものとする。

【００４１】以下、図２に従って、図１に示したプロセ
ッサ１におけるパイプライン動作と外部メモリアクセス
動作に関して説明を行なう。

【００４２】命令Ａ、命令Ｂ、命令Ｃ、命令Ｄ、命令Ｅ
という順番に各命令がパイプライン動作で実行されてい
く。命令Ａ及び命令ＢはＣＰＵ２にデータを読み込む命
令とする。サイクル１、サイクル２では、それぞれ命令
Ａ、命令Ｂに対する命令フェッチが、命令キャッシュヒ
ットで行なわれる。更に、サイクル３では、命令Ａに対
するデータキャッシュ４のアクセスと、命令Ｃに対する
命令キャッシュ３のアクセスとが同じサイクルで行なわ
れる。

【００４３】そして、命令キャッシュ３、データキャッ
シュ４が共にミスした場合、バス制御装置５に対して外
部命令アクセス要求２７及び外部データアクセス要求２
８がサイクル３で発行される。ここで、前回の外部アク
セスが命令アクセスであった場合、命令アドレス２０及
びデータアドレス２１のうち前者のみが前回の外部アク
セスアドレス３１とロウアドレス部分で一致（ページヒ
ット）するため、命令Ｃの外部命令アクセスが先行する
命令Ａのデータアクセスよりも先に実行される（表１に
示すケース３）。この際、ＤＲＡＭ１４を高速モードで
アクセスできるため、サイクル４の１サイクルで外部メ
モリアクセスが完了し、フェッチすべき命令Ｃが得られ
る。そして、サイクル５で命令ＣがＣＰＵ２に供給され
ると共に命令キャッシュ３に書き込まれるが、先行する
命令Ａのデータアクセスが終了していないので、パイプ
ラインが次に進むことはできない。

【００４４】そして、引続き命令Ａに対する外部データ
アクセスが実行されるが、前回のアクセスが外部命令ア
クセスでありロウアドレス部分が一致しないため、該命
令Ａに対する外部データアクセスは通常モードでサイク
ル５、６、７の３サイクルで完了する。そして、サイク
ル８でデータがＣＰＵ２に供給されると共にデータキャ
ッシュ４に書き込まれ、命令Ｃのフェッチも既に終了し
ているので、全ての命令が次のステージへ進む。

【００４５】サイクル８では命令Ｂに対するデータキャ
ッシュ４のアクセス及び命令Ｄに対する命令キャッシュ
３のアクセスが行なわれ、再び両キャッシュ３，４とも
ミスしたものとする。今回は、前回のアクセスが命令Ａ
に対する外部データアクセスであったため、命令アドレ
ス２０及びデータアドレス２１のうち後者のみが前回の
外部アクセスアドレス３１とロウアドレス部分で一致
（ページヒット）するため、命令Ｂに対する外部データ
アクセスが優先して実行される（表１に示すケース
２）。この際、ＤＲＡＭ１４を高速モードでアクセスで
きるため、サイクル９の１サイクルで外部メモリアクセ
スが完了し、フェッチすべきデータが得られる。そし
て、サイクル１０でデータがＣＰＵ２に供給されると共
にデータキャッシュ４に書き込まれ、命令Ｂ及び命令Ｃ
は先のステージへ進む。ただし、命令Ｄは命令フェッチ
が完了しておらず、命令フェッチステージに留まる。

【００４６】そして、引続き命令Ｄに対する外部命令ア
クセスが実行されるが、前回のアクセスが外部データア
クセスでありロウアドレス部分が一致しないため、該命
令Ｄに対する外部命令アクセスは通常モードでサイクル
１０、１１、１２の３サイクルで完了する。そして、サ
イクル１３で命令ＤがＣＰＵ２に供給されると共に命令
キャッシュ３に書き込まれ、命令Ｄはロードステージ
へ、後続の命令Ｅは命令フェッチステージへ進む。

【００４７】以上のとおり、従来は命令Ｄがロードステ
ージへ進むのはサイクル１６であったのに対し、本実施
例によれば、それがサイクル１３まで３サイクル短縮さ
れる。つまり、図５の場合と同じ命令群の実行が高速化
され、プロセッサ１の性能が向上する。

【００４８】（実施例２）図３は、本発明の第２の実施
例に係るプロセッサの内部構成とその外部接続とを示す
ブロック図である。図３において、第１の実施例の図１
と同一機能の構成要素には同一の符号を付けて、その詳
細な説明を省略する。

【００４９】図３において、バス制御装置５は、プリフ
ェッチアドレス生成回路１００、第３及び第４の比較器
１０２，１０３、制御回路１０６、セレクタ１０９及び
バッファメモリ１１１を備えている。

【００５０】プリフェッチアドレス生成回路１００は、
アドレスラッチ１１から出力された前回の外部アクセス
アドレス３１を所定値だけインクリメントしたアドレス
をプリフェッチアドレスとして生成するものである。１
０１は、プリフェッチアドレス生成回路１００で生成さ
れたプリフェッチアドレスである。例えば、取り扱われ
る命令／データ幅が４バイトの場合には、プリフェッチ
アドレス生成回路１００は前回の外部アクセスアドレス
３１に４を加えることによりプリフェッチアドレス１０
１を生成する。

【００５１】本実施例のセレクタ１０９は、図１の場合
とは違って３入力のセレクタであって、制御回路１０６
から出力されたアドレス選択信号１０７に従って命令ア
ドレス２０、データアドレス２１及びプリフェッチアド
レス１０１のうち１つを選択する。１１０は、セレクタ
１０９で選択された外部アクセスアドレスである。バッ
ファメモリ１１１は、外部命令アクセス要求２７及び外
部データアクセス要求２８のいずれもが発行されない間
にプリフェッチアドレス１０１を用いてＤＲＡＭ１４か
らプリフェッチしてきた命令又はデータを格納しておく
ための手段である。プリフェッチ外部アクセスはほとん
どの場合、前回の外部アクセスと同じロウアドレスを持
つため、ＤＲＡＭ１４のアクセスが高速モードで実行さ
れる。１１２はバッファメモリ１１１に格納されている
命令又はデータである。

【００５２】第３及び第４の比較器１０２，１０３は、
バッファメモリ１１１に格納されている命令又はデータ
を利用できるかどうかを判定するための手段である。第
３の比較器１０２は、命令アドレス２０とプリフェッチ
アドレス１０１との比較を行なう。第４の比較器１０３
は、データアドレス２１とプリフェッチアドレス１０１
との比較を行なう。１０４は第３の比較器１０２での比
較結果、１０５は第４の比較器１０３での比較結果であ
る。

【００５３】本実施例の制御回路１０６は、外部命令ア
クセス要求２７及び外部データアクセス要求２８のいず
れもが発行されない間にバッファメモリ１１１に命令又
はデータが格納されるようにセレクタ１０９にアドレス
選択信号１０７を供給する機能を備えている。また、こ
の制御回路１０６は、第３の比較器１０２で一致が得ら
れた場合にはバッファメモリ１１１に格納されている命
令を第１及び第２の比較器６，７の比較結果２５，２６
にかかわりなく内部命令バス４０へ転送するように、ま
た第４の比較器１０３で一致が得られた場合にはバッフ
ァメモリ１１１に格納されているデータを第１及び第２
の比較器６，７の比較結果２５，２６にかかわりなく内
部データバス４１へ転送するように、バスインターフェ
イス１５に命令／データ選択信号１０８を供給する機能
を備えている。更に、この制御回路１０６は、第１の実
施例の場合と同様に、第１及び第２の比較器６，７での
比較結果２５，２６と、外部命令アクセス要求２７と、
外部データアクセス要求２８とから、外部命令アクセス
を実行するか外部データアクセスを実行するかを決定し
て、アドレス選択信号１０７をセレクタ１０９へ、命令
／データ選択信号１０８をバスインターフェイス１５へ
各々供給する機能をも備えている。

【００５４】以上のように構成された本実施例のバス制
御装置５によれば、命令アドレス２０と前回の外部アク
セスアドレス３１との比較が第１の比較器６で、データ
アドレス２１と前回の外部アクセスアドレス３１との比
較が第２の比較器７で、命令アドレス２０とプリフェッ
チアドレス１０１との比較が第３の比較器１０２で、デ
ータアドレス２１とプリフェッチアドレス１０１との比
較が第４の比較器１０３で各々行なわれる。

【００５５】外部命令アクセス要求２７及び外部データ
アクセス要求２８のうち前者のみが発行された際に第３
の比較器１０２で一致が得られた場合には、ＣＰＵ２か
ら要求があった命令は既にプリフェッチされてバッファ
メモリ１１１に格納されているため、バッファメモリ１
１１に格納されている命令１１２が内部命令バス４０に
出力され、ＣＰＵ２に供給される。同じく外部命令アク
セス要求２７及び外部データアクセス要求２８のうち前
者のみが発行された際に第３の比較器１０２で一致が得
られない場合には、命令アドレス２０を用いたＤＲＡＭ
１４の外部アクセスが実行される。

【００５６】外部命令アクセス要求２７及び外部データ
アクセス要求２８のうち後者のみが発行された際に第４
の比較器１０３で一致が得られた場合には、ＣＰＵ２か
ら要求があったデータは既にプリフェッチされてバッフ
ァメモリ１１１に格納されているため、バッファメモリ
１１１に格納されているデータ１１２が内部データバス
４１に出力され、ＣＰＵ２に供給される。同じく外部命
令アクセス要求２７及び外部データアクセス要求２８の
うち後者のみが発行された際に第４の比較器１０３で一
致が得られない場合には、データアドレス２１を用いた
ＤＲＡＭ１４の外部アクセスが実行される。

【００５７】外部命令アクセス要求２７及び外部データ
アクセス要求２８が同時に発行された際に第３の比較器
１０２で一致が得られた場合には、バッファメモリ１１
１に格納されている命令１１２が内部命令バス４０を介
してＣＰＵ２に供給され、かつ第１及び第２の比較器
６，７での比較結果２５，２６には関係なく外部データ
アクセスが実行される。同じく外部命令アクセス要求２
７及び外部データアクセス要求２８が同時に発行された
際に第４の比較器１０３で一致が得られた場合には、バ
ッファメモリ１１１に格納されているデータ１１２が内
部データバス４１を介してＣＰＵ２に供給され、かつ第
１及び第２の比較器６，７での比較結果２５，２６には
関係なく外部命令アクセスが実行される。同じく外部命
令アクセス要求２７及び外部データアクセス要求２８が
同時に発行された際に第３及び第４の比較器１０２，１
０３のいずれでも一致が得られない場合には、第１の実
施例の場合と同様に、表１に従って、第１及び第２の比
較器６，７での比較結果２５，２６に基づく優先順位で
外部アクセスが実行される。

【００５８】本実施例におけるプリフェッチの導入によ
りＤＲＡＭ１４の高速アクセスモードを更に有効に利用
できることを、図４を用いて説明する。

【００５９】図４は、図３のプロセッサ１のパイプライ
ン動作の一例を示すタイムチャート図である。前記従来
例及び第１の実施例の場合と同様に、先行する命令が先
のステージに進んだ場合、後続の命令のうちキャッシュ
ミス等でパイプラインを進むことができない命令以外
は、先のステージへ進むものとする。また、通常モード
のＤＲＡＭアクセス（ページミス）の場合にはキャッシ
ュミスの時点からＣＰＵ２に命令又はデータが供給され
るまで３サイクル、高速モードのＤＲＡＭアクセス（ペ
ージヒット）では１サイクルかかるものとする。

【００６０】以下、図４に従って、図３に示したプロセ
ッサ１におけるパイプライン動作と外部メモリアクセス
動作に関して説明を行なう。

【００６１】命令Ａ、命令Ｂ、命令Ｃ、命令Ｄ、命令Ｅ
という順番に各命令がパイプライン動作で実行されてい
く。命令Ａ及び命令ＢはデータをＣＰＵ２に読み込む命
令とする。サイクル１、サイクル２では、それぞれ命令
Ａ、命令Ｂに対する命令フェッチが、命令キャッシュヒ
ットで行なわれる。更に、サイクル３では、命令Ａに対
するデータキャッシュ４のアクセスと、命令Ｃに対する
命令キャッシュ３のアクセスとが同じサイクルで行なわ
れる。

【００６２】そして、命令キャッシュ３、データキャッ
シュ４が共にミスした場合、バス制御装置５に対して外
部命令アクセス要求２７及び外部データアクセス要求２
８がサイクル３で発行される。ここで、命令アドレス２
０及びデータアドレス２１が共にプリフェッチアドレス
１０１と一致しなかった場合、前回の外部アクセスが命
令アクセスであったとすると、命令アドレス２０及びデ
ータアドレス２１のうち前者のみが前回の外部アクセス
アドレス３１とロウアドレス部分で一致（ページヒッ
ト）するため、命令Ｃの外部命令アクセスが先行する命
令Ａのデータアクセスよりも先に実行される（表１に示
すケース３）。この際、ＤＲＡＭ１４を高速モードでア
クセスできるため、サイクル４の１サイクルで外部メモ
リアクセスが完了し、フェッチすべき命令Ｃが得られ
る。そして、サイクル５で命令ＣがＣＰＵ２に供給され
ると共に命令キャッシュ３に書き込まれるが、先行する
命令Ａのデータアクセスが終了していないので、パイプ
ラインが次に進むことはできない。

【００６３】そして、引続き命令Ａに対する外部データ
アクセスが実行されるが、前回のアクセスが外部命令ア
クセスでありロウアドレス部分が一致しないため、通常
モードでサイクル５、６、７の３サイクルで完了する。
そして、サイクル８でデータがＣＰＵ２に供給されると
共にデータキャッシュ４に書き込まれる。

【００６４】そして、サイクル８で各命令は次のステー
ジに進むが、サイクル８ではいずれの外部アクセス要求
もないため、データＡのアドレスに連続する次のアドレ
ス（プリフェッチアドレス生成回路１００により生成さ
れたアドレス）でデータのプリフェッチが行なわれる。
この外部アクセスは、前回の外部アクセスがデータアク
セスであるので１サイクルで完了して、サイクル９でバ
ッファメモリ１１１にプリフェッチデータが格納され
る。

【００６５】また、サイクル８で命令Ｂに対するデータ
キャッシュ４のアクセス及び命令Ｄに対する命令キャッ
シュ３のアクセスが行なわれ、両キャッシュ３，４とも
ミスして、外部命令アクセス要求２７及び外部データア
クセス要求２８が同時に発行される。ここで、第４の比
較器１０３でデータアドレス２１とプリフェッチアドレ
ス１０１との一致が検出され、バッファメモリ１１１に
格納されているデータ１１２がサイクル９でＣＰＵ２に
供給される。そして、命令Ｂ及び命令Ｃは次のステージ
へ進む。

【００６６】更に、命令Ｄに対する命令フェッチの要求
が残っているため、サイクル９で命令Ｄに対する外部命
令アクセスが開始する。このアクセスは、前回のアクセ
スが外部データアクセスでありロウアドレス部分が一致
しないため、通常モードでサイクル９、１０、１１の３
サイクルで完了する。そして、サイクル１２で命令Ｄが
ＣＰＵ２に供給されると共に命令キャッシュ３に書き込
まれ、命令Ｄはロードステージへ、後続の命令Ｅは命令
フェッチステージへ進む。

【００６７】以上のとおり、第１の実施例では命令Ｄが
ロードステージへ進むのはサイクル１３であったのに対
し、第２の実施例によれば、それがサイクル１２まで短
縮される。つまり、図２の場合と同じ命令群の実行が高
速化され、プロセッサ１の性能が向上する。

【００６８】なお、上記第１及び第２の実施例では外部
メモリデバイスとしてＤＲＡＭ１４を採用した例を説明
したが、バーストモード対応ＳＲＡＭ等の高速アクセス
モードを有するその他のメモリデバイスを採用する場合
でも図１及び図３と同様の構成が可能である。また、プ
ロセッサ１に命令キャッシュ３及びデータキャッシュ４
を内蔵した例を説明したが、これらのキャッシュをプロ
セッサ１の外部に設けることも可能である。更に、ＤＲ
ＡＭビット幅格納レジスタ１２へビット幅データをプロ
セッサ１の外部ピンから直接設定してもよい。

【００６９】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、外部メモリデバイスの高速アクセスモードの有効利
用によって外部アクセスのサイクル数が低減され、プロ
セッサの性能が向上する。また、いずれの外部アクセス
要求も発行されていない期間の有効利用によって外部ア
クセスのサイクル数が更に低減され、プロセッサの性能
が更に向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るプロセッサの内部
構成とその外部接続とを示すブロック図である。

【図２】図１のプロセッサのパイプライン動作の一例を
示すタイムチャート図である。

【図３】本発明の第２の実施例に係るプロセッサの内部
構成とその外部接続とを示すブロック図である。

【図４】図３のプロセッサのパイプライン動作の一例を
示すタイムチャート図である。

【図５】従来のプロセッサのパイプライン動作の一例を
示すタイムチャート図である。

【符号の説明】 １ プロセッサ（情報処理装置） ２ 中央処理装置（ＣＰＵ） ３ 命令キャッシュ ４ データキャッシュ ５ バス制御装置 ６ 第１の比較器（第１の比較手段） ７ 第２の比較器（第２の比較手段） ８ 制御回路（第１のアクセス制御手段） ９ セレクタ（選択手段） １０ 出力トライステートバッファ １１ アドレスラッチ（第１の記憶手段） １２ ＤＲＡＭビット幅格納レジスタ（第２の記憶手
段） １３ メモリコントローラ １４ 外部メモリデバイス（ＤＲＡＭ） １５ バスインターフェイス（第１及び第２のバスイン
ターフェイス手段） ２０ 命令アドレス ２１ データアドレス ２２ 命令アクセス要求 ２３ データアクセス要求 ２４ ビット幅データ ２７ 外部命令アクセス要求 ２８ 外部データアクセス要求 ３０ 外部アクセスアドレス ３１ 前回の外部アクセスアドレス ４０ 内部命令バス ４１ 内部データバス ４２ 命令／データバス（外部バス） １００ プリフェッチアドレス生成回路（プリフェッチ
アドレス生成手段） １０１ プリフェッチアドレス １０２ 第３の比較器（第３の比較手段） １０３ 第４の比較器（第４の比較手段） １０６ 制御回路（第１及び第２のアクセス制御手段、
プリフェッチ手段） １０９ セレクタ（選択手段、プリフェッチ手段） １１０ 外部アクセスアドレス １１１ バッファメモリ（第３の記憶手段）

Claims (17)

【特許請求の範囲】
1. 【請求項１】 情報処理装置の複数の内部バスのうちの
   １つと、高速アクセスモード及び通常アクセスモードを
   有する外部メモリデバイスに接続された単一の外部バス
   との間の信号の授受を制御するためのバス制御方法であ
   って、 前記複数の内部バスに対応して発行された複数の外部ア
   クセス要求の各々に対して、前記外部メモリデバイスを
   高速アクセスモードでアクセスできるかどうかを前回の
   外部アクセスアドレスに基づいて判定するステップと、 前記判定の各結果に基づき、前記複数の外部アクセス要
   求のうち前記外部メモリデバイスを高速アクセスモード
   でアクセスできる外部アクセス要求を優先的に処理する
   ステップとを備えたことを特徴とするバス制御方法。
2. 【請求項２】 請求項１記載のバス制御方法において、 前記複数の外部アクセス要求は少なくとも外部命令アク
   セス要求と外部データアクセス要求とを含むことを特徴
   とするバス制御方法。
3. 【請求項３】 請求項１記載のバス制御方法において、 外部アクセス要求のいずれもが発行されない間に、前回
   の外部アクセスアドレスを所定値だけ更新したアドレス
   で前記外部メモリデバイスから命令又はデータをプリフ
   ェッチするステップと、 前記複数の外部アクセス要求の各々に対して、前記プリ
   フェッチされた命令又はデータを利用できるかどうかを
   判断するステップと、 前記判断の各結果に基づき、前記複数の外部アクセス要
   求のうち前記プリフェッチされた命令又はデータを利用
   できる外部アクセス要求を最優先に処理するステップと
   を更に備えたことを特徴とするバス制御方法。
4. 【請求項４】 情報処理装置の複数の内部バスのうちの
   １つと、高速アクセスモード及び通常アクセスモードを
   有する外部メモリデバイスに接続された単一の外部バス
   との間の信号の授受を制御するためのバス制御装置であ
   って、 前回の外部アクセスアドレスを記憶するための第１の記
   憶手段と、 前記複数の内部バスに対応して発行された複数の外部ア
   クセス要求の各々に対して、前記外部メモリデバイスを
   高速アクセスモードでアクセスできるかどうかを、前記
   第１の記憶手段に記憶されている前回の外部アクセスア
   ドレスに基づいて判定するための第１の判定手段と、 前記第１の判定手段による判定の各結果に基づき、前記
   複数の外部アクセス要求のうち前記外部メモリデバイス
   を高速アクセスモードでアクセスできる外部アクセス要
   求を優先的に処理するように、前記複数の内部バスのう
   ちの１つと前記外部バスとの間の信号の授受を制御する
   ための第１の制御手段とを備えたことを特徴とするバス
   制御装置。
5. 【請求項５】 請求項４記載のバス制御装置において、 前記複数の内部バスは少なくとも内部命令バスと内部デ
   ータバスとを含み、 前記複数の外部アクセス要求は前記内部命令バスに対応
   した外部命令アクセス要求と前記内部データバスに対応
   した外部データアクセス要求とを含むことを特徴とする
   バス制御装置。
6. 【請求項６】 請求項５記載のバス制御装置において、 前記第１の判定手段は、 前記外部命令アクセス要求に対して前記外部メモリデバ
   イスを高速アクセスモードでアクセスできるかどうかを
   判定するように、前記外部命令アクセス要求に係る命令
   アドレスと前記第１の記憶手段に記憶されている前回の
   外部アクセスアドレスとを比較するための第１の比較手
   段と、 前記外部データアクセス要求に対して前記外部メモリデ
   バイスを高速アクセスモードでアクセスできるかどうか
   を判定するように、前記外部データアクセス要求に係る
   データアドレスと前記第１の記憶手段に記憶されている
   前回の外部アクセスアドレスとを比較するための第２の
   比較手段とを備えたことを特徴とするバス制御装置。
7. 【請求項７】 請求項６記載のバス制御装置において、 前記第１の判定手段は、前記第１及び第２の比較手段の
   各々における比較範囲を制限するように、前記外部メモ
   リデバイスとして採用されるＤＲＡＭのロウアドレスが
   前記命令アドレス及びデータアドレスのどの部分に対応
   するかを示すビット幅データを記憶するための第２の記
   憶手段を更に備えたことを特徴とするバス制御装置。
8. 【請求項８】 請求項７記載のバス制御装置において、 前記第２の記憶手段は、プログラマブルな記憶装置であ
   ることを特徴とするバス制御装置。
9. 【請求項９】 請求項６記載のバス制御装置において、 前記第１の制御手段は、 前記外部命令アクセス要求に係る命令アドレスと前記外
   部データアクセス要求に係るデータアドレスとのうちの
   いずれか一方を外部アクセスアドレスとして選択するた
   めの選択手段と、 前記内部命令バス及び内部データバスのうちのいずれか
   一方と前記外部バスとの間の命令及びデータの授受を司
   るための第１のバスインターフェイス手段と、 前記外部命令アクセス要求と前記外部データアクセス要
   求とが同時に発行された際に、前記第１及び第２の比較
   手段のうち第１の比較手段のみで一致が得られた場合に
   は前記外部命令アクセス要求を前記外部データアクセス
   要求に優先して処理するように、他の場合には前記外部
   データアクセス要求を前記外部命令アクセス要求に優先
   して処理するように各々前記選択手段及び第１のバスイ
   ンターフェイス手段を制御するための第１のアクセス制
   御手段とを備えたことを特徴とするバス制御装置。
10. 【請求項１０】 請求項４記載のバス制御装置におい
    て、 前記第１の記憶手段に記憶されている前回の外部アクセ
    スアドレスを所定値だけ更新したアドレスをプリフェッ
    チアドレスとして生成するためのプリフェッチアドレス
    生成手段と、 外部アクセス要求のいずれもが発行されない間に、前記
    プリフェッチアドレス生成手段により生成されたプリフ
    ェッチアドレスで前記外部メモリデバイスから命令又は
    データをプリフェッチするためのプリフェッチ手段と、 前記プリフェッチ手段によりプリフェッチされた命令又
    はデータを格納するための第３の記憶手段と、 前記複数の外部アクセス要求の各々に対して、前記第３
    の記憶手段に格納された命令又はデータを利用できるか
    どうかを判定するための第２の判定手段と、 前記第２の判定手段による判定の各結果に基づき、前記
    複数の外部アクセス要求のうち前記第３の記憶手段に格
    納されている命令又はデータを利用できる外部アクセス
    要求を最優先に処理するように、前記複数の内部バスの
    うちの１つと前記第３の記憶手段との間の信号の授受を
    制御するための第２の制御手段とを更に備えたことを特
    徴とするバス制御装置。
11. 【請求項１１】 請求項１０記載のバス制御装置におい
    て、 前記複数の内部バスは少なくとも内部命令バスと内部デ
    ータバスとを含み、 前記複数の外部アクセス要求は前記内部命令バスに対応
    した外部命令アクセス要求と前記内部データバスに対応
    した外部データアクセス要求とを含むことを特徴とする
    バス制御装置。
12. 【請求項１２】 請求項１１記載のバス制御装置におい
    て、 前記第２の判定手段は、 前記外部命令アクセス要求に対して前記第３の記憶手段
    に格納されている命令又はデータを利用できるかどうか
    を判定するように、前記外部命令アクセス要求に係る命
    令アドレスと前記プリフェッチアドレス生成手段により
    生成されたプリフェッチアドレスとを比較するための第
    ３の比較手段と、 前記外部データアクセス要求に対して前記第３の記憶手
    段に格納されている命令又はデータを利用できるかどう
    かを判定するように、前記外部データアクセス要求に係
    るデータアドレスと前記プリフェッチアドレス生成手段
    により生成されたプリフェッチアドレスとを比較するた
    めの第４の比較手段とを備えたことを特徴とするバス制
    御装置。
13. 【請求項１３】 請求項１２記載のバス制御装置におい
    て、 前記第２の制御手段は、 前記内部命令バス及び内部データバスのうちのいずれか
    一方と前記第３の記憶手段との間の命令及びデータの授
    受を司るための第２のバスインターフェイス手段と、 前記第３の比較手段で一致が得られた場合には前記第３
    の記憶手段に格納されている命令を前記第１の判定手段
    による判定の各結果にかかわりなく前記内部命令バスへ
    転送するように、前記第４の比較手段で一致が得られた
    場合には前記第３の記憶手段に格納されているデータを
    前記第１の判定手段による判定の各結果にかかわりなく
    前記内部データバスへ転送するように各々前記第２のバ
    スインターフェイス手段を制御するための第２のアクセ
    ス制御手段とを備えたことを特徴とするバス制御装置。
14. 【請求項１４】 キャッシュミスの場合に、高速アクセ
    スモード及び通常アクセスモードを有する外部メモリデ
    バイスを単一の外部バスを介してアクセスする機能を備
    えた情報処理装置であって、 命令アクセス要求を命令アドレスとともに、データアク
    セス要求をデータアドレスとともに各々出力するための
    中央処理装置と、 命令を転送するための内部命令バスと、 データを転送するための内部データバスと、 前記中央処理装置で実行されるべき命令を格納し、かつ
    該中央処理装置から出力された命令アクセス要求に対し
    てミスが生じた場合には外部命令アクセス要求を発行す
    る機能を備えた命令キャッシュと、 前記中央処理装置で使用されるべきデータを格納し、か
    つ該中央処理装置から出力されたデータアクセス要求に
    対してミスが生じた場合には外部データアクセス要求を
    発行する機能を備えたデータキャッシュと、 前記内部命令バス及び内部データバスのうちのいずれか
    一方と前記外部バスとの間の信号の授受を制御するため
    のバス制御装置とを備え、 前記バス制御装置は、 前回の外部アクセスアドレスを記憶するための第１の記
    憶手段と、 前記命令キャッシュから発行された外部命令アクセス要
    求に対して前記外部メモリデバイスを高速アクセスモー
    ドでアクセスできるかどうかを判定するように、前記外
    部命令アクセス要求に係る命令アドレスと前記第１の記
    憶手段に記憶されている前回の外部アクセスアドレスと
    を比較するための第１の比較手段と、 前記データキャッシュから発行された外部データアクセ
    ス要求に対して前記外部メモリデバイスを高速アクセス
    モードでアクセスできるかどうかを判定するように、前
    記外部データアクセス要求に係るデータアドレスと前記
    第１の記憶手段に記憶されている前回の外部アクセスア
    ドレスとを比較するための第２の比較手段と、 前記外部命令アクセス要求に係る命令アドレスと前記外
    部データアクセス要求に係るデータアドレスとのうちの
    いずれか一方を外部アクセスアドレスとして選択するた
    めの選択手段と、 前記内部命令バス及び内部データバスのうちのいずれか
    一方と前記外部バスとの間の命令及びデータの授受を司
    るための第１のバスインターフェイス手段と、 前記外部命令アクセス要求と前記外部データアクセス要
    求とが同時に発行された際に、前記第１及び第２の比較
    手段のうち第１の比較手段のみで一致が得られた場合に
    は前記外部命令アクセス要求を前記外部データアクセス
    要求に優先して処理するように、他の場合には前記外部
    データアクセス要求を前記外部命令アクセス要求に優先
    して処理するように各々前記選択手段及び第１のバスイ
    ンターフェイス手段を制御するための第１のアクセス制
    御手段とを備えたことを特徴とする情報処理装置。
15. 【請求項１５】 請求項１４記載の情報処理装置におい
    て、 前記バス制御装置は、前記第１及び第２の比較手段の各
    々における比較範囲を制限するように、前記外部メモリ
    デバイスとして採用されるＤＲＡＭのロウアドレスが前
    記命令アドレス及びデータアドレスのどの部分に対応す
    るかを示すビット幅データを記憶するための第２の記憶
    手段を更に備えたことを特徴とする情報処理装置。
16. 【請求項１６】 請求項１５記載の情報処理装置におい
    て、 前記第２の記憶手段は、プログラマブルな記憶装置であ
    ることを特徴とする情報処理装置。
17. 【請求項１７】 請求項１４記載の情報処理装置におい
    て、 前記バス制御装置は、 前記第１の記憶手段に記憶されている前回の外部アクセ
    スアドレスを所定値だけ更新したアドレスをプリフェッ
    チアドレスとして生成するためのプリフェッチアドレス
    生成手段と、 前記外部命令アクセス要求及び外部データアクセス要求
    のいずれもが発行されない間に、前記プリフェッチアド
    レス生成手段により生成されたプリフェッチアドレスで
    前記外部メモリデバイスから命令又はデータをプリフェ
    ッチするためのプリフェッチ手段と、 前記プリフェッチ手段によりプリフェッチされた命令又
    はデータを格納するための第３の記憶手段と、 前記命令キャッシュから発行された外部命令アクセス要
    求に対して前記第３の記憶手段に格納されている命令又
    はデータを利用できるかどうかを判定するように、前記
    外部命令アクセス要求に係る命令アドレスと前記プリフ
    ェッチアドレス生成手段により生成されたプリフェッチ
    アドレスとを比較するための第３の比較手段と、 前記データキャッシュから発行された外部データアクセ
    ス要求に対して前記第３の記憶手段に格納されている命
    令又はデータを利用できるかどうかを判定するように、
    前記外部データアクセス要求に係るデータアドレスと前
    記プリフェッチアドレス生成手段により生成されたプリ
    フェッチアドレスとを比較するための第４の比較手段
    と、 前記内部命令バス及び内部データバスのうちのいずれか
    一方と前記第３の記憶手段との間の命令及びデータの授
    受を司るための第２のバスインターフェイス手段と、 前記第３の比較手段で一致が得られた場合には前記第３
    の記憶手段に格納されている命令を前記第１及び第２の
    比較手段の比較結果にかかわりなく前記内部命令バスへ
    転送するように、前記第４の比較手段で一致が得られた
    場合には前記第３の記憶手段に格納されているデータを
    前記第１及び第２の比較手段の比較結果にかかわりなく
    前記内部データバスへ転送するように各々前記第２のバ
    スインターフェイス手段を制御するための第２のアクセ
    ス制御手段とを更に備えたことを特徴とする情報処理装
    置。