JP2000047930A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 高優先度のアクセス要求を、必要に応じて、
待ち時間なしに採択することができ、複数のバスマスタ
からのアクセス要求に対して、優先順位を一時的に入れ
替えることも可能なデータ処理装置を得る。 【解決手段】 内蔵メモリ１２，１３ヘのアクセス権を
調停する内部バス制御部１４を備え、ＣＰＵ１１とバス
Ｉ／Ｆ部１６が内蔵メモリをアクセスするために出力し
たアクセス要求を受けた内部バス制御部は、その優先度
変更機能によって一時的に変更が可能な、あらかじめ定
められている優先順位に従って内蔵メモリヘのアクセス
要求を調停し、ＣＰＵまたはバスＩ／Ｆ部の一方からの
アクセス要求に対して内蔵メモリへのアクセスを許可す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、主記憶に相当す
るような大規模なメモリを内蔵したデータ処理装置に関
するものであり、特に、内蔵メモリに対して、チップ上
のマイクロプロセッサとチップ外に置かれた外部バスマ
スタの両方がアクセス可能な構成をとった際の、それら
マイクロプロセッサと外部バスマスタからのアクセス要
求に対するアクセス権調停における優先度の制御に関す
るものである。

【０００２】

【従来の技術】主記憶に相当するような大規模なメモリ
を内蔵したデータ処理装置内部のマイクロプロセッサで
は、その主記憶である内蔵メモリを、内部のマイクロプ
ロセッサ（＝バスマスタ）と、データ処理装置の外部に
置かれた他のマイクロプロセッサやＤＭＡコントローラ
等の外部バスマスタが共有しながらアクセスを行う。こ
こで、複数のバスマスタが同時にアクセス要求を発行し
た場合には、データ処理装置に内蔵されたバス制御部
が、あらかじめ定められた優先順位に従った優先度判定
を行い、選択されたバスマスタだけが一連のメモリアク
セスを行うように動作する。当該メモリアクセスが完了
すると、再び優先度判定が行われ、その時点でメモリア
クセス要求を発行しているバスマスタの中から最も優先
度の高いものが選択される。

【０００３】そのような場合の状態遷移を図１４に示
す。まず、データ処理装置がリセットされると「バスレ
ディ」状態となる。「バスレディ」状態とは、内蔵メモ
リに対するアクセスを一切行っていない状態、すなわち
内部データバスも転送データが無い状態で空いており、
内蔵メモリヘのアクセス要求が発行されれば、直ちにメ
モリアクセス状態へ移行できる状態のことを指す。「バ
スレディ」時にマイクロプロセッサもしくは外部バスマ
スタから内蔵メモリに対するアクセス要求が発行される
と、「マイクロプロセッサアクセス」状態もしくは「外
部バスマスタアクセス」状態のいずれかに遷移する。な
お、図１４では、外部バスマスタの優先度が高く設定さ
れている場合について示している。所定のメモリアクセ
スが完了するまではこの状態を保持し、メモリアクセス
が完了すると再び「バスレディ」状態へ遷移する。

【０００４】この状態遷移のタイミングを図１５および
図１６に示す。なお、全ての状態遷移はクロックに同期
して行われるものとする。まず、図１５に示すように
「バスレディ」時に、マイクロプロセッサからのアクセ
ス要求と外部バスマスタからのアクセス要求の両方が同
時に発行されたとする。バス制御部では外部バスマスタ
側の優先度が高く設定されているため、外部バスマスタ
からのアクセス要求が採択されて「外部バスマスタアク
セス」状態へ遷移する。この「外部バスマスタアクセ
ス」状態へ遷移したことを受けて外部バスマスタからの
アクセス要求の発行は取り下げられる。

【０００５】一方、採択されなかったマイクロプロセッ
サからのアクセス要求は発行されたままの状態で保持さ
れる。「外部バスマスタアクセス」状態はクロック周期
の２サイクル期間だけ継続し、アクセスが完了すると再
び「バスレディ」状態へ遷移する。図１５に示す場合に
は、最初に採択されなかったマイクロプロセッサからの
アクセス要求が発行されたまま控えているため、即座に
「マイクロプロセッサアクセス」状態へ遷移している。
この「マイクロプロセッサアクセス」状態も同様に、ク
ロック周期の２サイクル期間だけ継続した後に完了し、
再び「バスレディ」状態へ遷移する。

【０００６】また、図１６には「バスレディ」時にマイ
クロプロセッサからアクセス要求が先に発行され、その
後、外部バスマスタからアクセス要求が発行された場合
について示されている。この場合、「バスレディ」時の
アクセス要求はマイクロプロセッサからのものだけであ
るため、バス制御部ではマイクロプロセッサのアクセス
要求が直ちに採択されて「マイクロプロセッサアクセ
ス」状態へ遷移する。なお、この場合には、「マイクロ
プロセッサアクセス」状態は図示のようにクロック周期
の３サイクル期間継続している。図示の例では、「マイ
クロプロセッサアクセス」状態に遷移した後、優先度の
高い外部バスマスタからのアクセス要求が発行されてい
るが、当該アクセス要求は、マイクロプロセッサによる
メモリアクセスが完了するまで待ち状態に入り、再び
「バスレディ」状態になった後に「外部バスマスタアク
セス」状態へ遷移する。

【０００７】なお、「外部バスマスタアクセス」状態、
「マイクロプロセッサアクセス」状態の継続期間は、内
蔵メモリの動作速度に応じて変化する。従って、内蔵メ
モリの動作速度が遅いとアクセス状態の継続時間は長く
なり、優先度が低い側のメモリアクセス要求、あるいは
優先度が高くても、既に優先度の低い側のメモリアクセ
スが開始している場合には、それだけ長く待たされるこ
とになる。

【０００８】このように、バス制御部による優先度の判
定は、上記の例のように固定的に行われるのが一般的で
ある。これは優先度判定のアルゴリズムを簡素にできる
ためであり、多くの場合この制御方法で問題はない。し
かしながら、上記の例のように、外部バスマスタからの
アクセス要求の優先度を、マイクロプロセッサからのそ
れよりも高く設定している場合であっても、例えば図１
６のように、外部バスマスタよりアクセス要求が発行さ
れる直前に「マイクロプロセッサアクセス」状態へ遷移
していた場合には、当該マイクロプロセッサによるアク
セスの完了を待たなければ「外部バスマスタアクセス」
状態に遷移することができず、その間、外部バスマスタ
からのアクセス要求は待たされることになる。

【０００９】なお、このような内部メモリへのアクセス
権の調停機能を備えた従来のデータ処理装置についての
記載がある文献としては、例えば、特開平４−２７６８
４５号公報、特開平７−１２９５０１号公報、特開平７
−２９５８７７号公報、特開平８−１７１５２９号公報
などがある。

【００１０】

【発明が解決しようとする課題】従来のデータ処理装置
は以上のように構成されているので、元々、アクセス要
求発行に対する応答速度が重視される側のバスマスタの
優先度を高く設定しているにもかかわらず、要求が発行
されるタイミングによっては、必要とされるメモリアク
セス応答速度が得られない状況が発生してしまい、常に
予測可能な、一定のデータ転送レートの確保が保証され
なくなるという課題があり、また、一時的に優先度判定
の順序を入れ替えるなどの柔軟な制御を行うこともでき
ないなどの課題があった。

【００１１】この発明は上記のような課題を解決するた
めになされたもので、優先度の高いアクセス要求を、必
要に応じて、待ち時間なしに採択することができ、複数
のバスマスタからのアクセス要求に対して、その優先度
判定を固定的に行うだけではなく、優先順位を一時的に
入れ替えることもできる柔軟なデータ処理装置を得るこ
とを目的とする。

【００１２】

【課題を解決するための手段】この発明に係るデータ処
理装置は、内蔵メモリヘのアクセス権を調停する内部バ
ス制御部を備え、マイクロプロセッサとバスＩ／Ｆ部
が、内部データバスを介して内蔵メモリをアクセスする
ために出力したアクセス要求を受け取ると、内部バス制
御部は、あらかじめ定められた優先順位に従って優先度
を判定して、何れか一方のアクセス要求に対して内蔵メ
モリへのアクセスを許可することで内蔵メモリヘのアク
セスの実行の制御を行い、かつ内部バス制御部が行う当
該優先度判定における優先順位を、あらかじめ定められ
た順位とは一時的に異なる順位に設定できるようにした
ものである。

【００１３】この発明に係るデータ処理装置は、内部バ
ス制御部がその優先度変更機能としてマスク制御部を有
し、当該マスク制御部によってマイクロプロセッサから
のアクセス要求を一時的に抑止し、見かけ上、マイクロ
プロセッサからのアクセス要求が発行されていないよう
にしたものである。

【００１４】この発明に係るデータ処理装置は、内部バ
ス制御部の優先度変更機能の有効化を、マイクロプロセ
ッサからのアクセス要求を抑止するか否かを示す信号が
セットされるレジスタ部の値と、マイクロプロセッサか
らのアクセス要求を抑止するか否かを示す信号が外部よ
り与えられる入力端子の値のうちの、少なくとも一方に
よって行うようにしたものである。

【００１５】この発明に係るデータ処理装置は、内部バ
ス制御部の優先度変更機能の有効化を、複数の入力端子
のそれぞれに外部より与えられた、マイクロプロセッサ
からのアクセス要求を抑止するか否かを示す信号の値に
従って、各々異なったタイミングで行うようにしたもの
である。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は主記憶に相当するような大規模な
メモリとマイクロプロセッサとを内蔵した、この発明の
実施の形態１によるデータ処理装置の構成を示すブロッ
ク図である。図において、１は当該データ処理装置であ
り、２はこのデータ処理装置１に接続されている１６ビ
ット幅の外部データバスである。３はこの外部データバ
ス２に接続されて、当該データ処理装置１の外部に置か
れたマイクロプロセッサやＤＭＡコントローラなどの外
部バスマスタであり、４は同じくこの外部データバス２
に接続された外部メモリである。

【００１７】また、データ処理装置１内において、１１
は１６ビットと３２ビットの２種類の命令長を有する、
当該データ処理装置１に内蔵された３２ビットＲＩＳＣ
型マイクロプロセッサ（以下、ＣＰＵという）である。
１２はこのＣＰＵ１１と同一チップに内蔵された内蔵メ
モリとしての１ＭバイトのＤＲＡＭである。１３は４Ｋ
バイトのＳＲＡＭで構成された内蔵メモリとしてのキャ
ッシュメモリであり、ＤＲＡＭ１２のキャッシュ、ある
いは外部メモリ４のキャッシュとして機能するように切
り替え可能に形成されている。１４はキャッシュメモリ
１３、ＤＲＡＭ１２などの内蔵メモリや、外部メモリ４
をアクセスするための一連の制御を行う内部バス制御部
である。１５はＣＰＵ１１、内蔵メモリ（キャッシュメ
モリ１３）、および後述するバスインタフェース部（以
下、バスＩ／Ｆ部という）１６を相互に接続するための
１２８ビット幅の内部データバスである。１６はこの１
２８ビット幅の内部データバス１５と、１６ビット幅の
外部データバス２とのバス幅の変換を行うためのデータ
バッファで形成された、前述のバスＩ／Ｆ部である。

【００１８】さらに、内部バス制御部１４内において、
２１はＣＰＵ１１からの内部メモリへのアクセス要求を
一時的に抑止（マスク）して、その間、内部バス制御部
１４の優先度を判定するための機能に対して、見かけ
上、ＣＰＵ１１からのアクセス要求が発行されていない
ようにする、当該内部バス制御部１４の優先度変更機能
となるマスク制御部である。

【００１９】なお、ＣＰＵ１１のアーキテクチャはＲＩ
ＳＣアーキテクチャであり、メモリヘのオペランドアク
セスはロード命令とストア命令だけで行い、これらの命
令は５段のパイプラインで処理される。パイプラインは
命令フェッチ（ＩＦ）、命令デコード（Ｄ）、実行
（Ｅ）、メモリアクセス（ＭＥＭ）、レジスタヘのライ
トバック（ＷＢ）である。

【００２０】また、図２はこの発明によるデータ処理装
置のアドレス空間を示す説明図である。このデータ処理
装置１が扱う論理アドレスは３２ビット幅で扱われ、４
Ｇバイトのリニアな空間をアドレッシングすることがで
きる。このうちのアドレスＨ’００００ ００００〜
Ｈ’７ＦＦＦ ＦＦＦＦ番地の２Ｇバイトの空間をユー
ザ空間、アドレスＨ’８０００ ００００〜Ｈ’ＦＦＦ
Ｆ ＦＦＦＦ番地の２Ｇバイトの空間をＩ／Ｏ空間と位
置付けて区別している。上記ユーザ空間のうち、アドレ
スＨ’００００ ００００〜Ｈ’０００Ｆ ＦＦＦＦ番
地の１Ｍバイトの領域は、このデータ処理装置１が内蔵
するＤＲＡＭ１２に割り付けられている。以下、この領
域を「内蔵ＤＲＡＭ領域」と呼ぶ。

【００２１】次に動作について説明する。まず、キャッ
シュモードについて説明する。当該データ処理装置１に
内蔵されたキャッシュメモリ１３は、内部命令／データ
キャッシュモード、命令キャッシュモード、およびキャ
ッシュオフモードの内からいずれか１つのモードを選択
して動作することが可能になっている。

【００２２】内部命令／データキャッシュモードでは、
キャッシュメモリ１３はＤＲＡＭ１２の命令／データ共
用のキャッシュとして機能し、図２に示したユーザ空間
内の内蔵ＤＲＡＭ領域への全てのバスアクセスをキャッ
シングする。なお、ＣＰＵ１１、キャッシュメモリ１
３、およびＤＲＡＭ１２の間の転送は、常に１２８ビッ
トで行われる。

【００２３】また、命令キャッシュモードでは、キャッ
シュメモリ１３はデータ処理装置１に内蔵されたＤＲＡ
Ｍ１２、または外部データバス２を介して接続された外
部メモリ４の命令キャッシュとして機能し、図２に示し
たユーザ空間に対する全ての命令フェッチアクセスをキ
ャッシングする。

【００２４】さらに、キャッシュオフモードでは、キャ
ッシュメモリ１３は機能せず、全てのバスアクセスは内
蔵されたＤＲＡＭ１２、あるいは外部データバス２に対
して直接起動される。

【００２５】次に、ＣＰＵ１１による命令／オペランド
の転送について説明する。このＣＰＵ１１による命令／
オペランドの転送は、以下に示すような、命令フェッチ
による転送、オペランドリードによる転送、オペランド
ストアによる転送の手順にて行われる。

【００２６】まず、命令フェッチによる転送において
は、ＣＰＵ１１の命令フェッチがキャッシュヒットした
場合、ＣＰＵ１１が要求した番地の命令コードを含む、
１２８ビット境界にアラインされた１２８ビット分の命
令コードがキャッシュメモリ１３から内部データバス１
５を介してＣＰＵ１１内の命令キューに転送される。

【００２７】また、ＣＰＵ１１の命令フェッチがキャッ
シュミスした場合に、そのフェッチ先がユーザ空間の内
蔵ＤＲＡＭ領域であれば、ＣＰＵ１１が要求した番地の
命令コードを含む、１２８ビット境界にアラインされた
１２８ビット分の命令コードが、ＤＲＡＭ１２から内部
データバス１５を介してＣＰＵ１１内の命令キューに転
送される。

【００２８】一方、ＣＰＵ１１の命令フェッチがキャッ
シュミスした場合のフェッチ先が外部メモリ領域であれ
ば、外部メモリ４から命令コードをフェッチし、外部デ
ータバス２を介してバスＩ／Ｆ部１６の１２８ビットバ
ッファに蓄える。フェッチする命令コードサイズには２
通りあり、次のように、設定されている上記各キャッシ
ュモードに応じて選択される。 １．命令キャッシュモードの場合 ＣＰＵ１１の要求番地を含む、１２８ビット境界内の１
２８ビット分の命令コード全てをフェッチする。 ２．その他のキャッシュモードの場合 ＣＰＵ１１の要求番地を先頭に、１２８ビット境界の終
わりまでの命令コードをフェッチする。 このようにしてバスＩ／Ｆ部１６に所定のサイズだけフ
ェッチされた命令コードは、内部データバス１５を介し
てＣＰＵ１１内の命令キューに転送される。

【００２９】次に、オペランドリードによる転送におい
ては、ＣＰＵ１１のオペランドフェッチがキャッシュヒ
ットした場合、ＣＰＵ１１が要求した番地のオペランド
を含む１２８ビット境界にアラインされた１２８ビット
分のオペランドデータが、キャッシュメモリ１３から内
部データバス１５を介してＣＰＵ１１へ転送される。Ｃ
ＰＵ１１ではその１２８ビットのデータの中から必要な
３２ビットのデータを選択して処理を行う。

【００３０】また、ＣＰＵ１１のオペランドフェッチが
キャッシュミスした場合に、そのフェッチ先がユーザ空
間の内蔵ＤＲＡＭ領域であれば、ＣＰＵ１１が要求した
番地のオペランドを含む１２８ビット境界にアラインさ
れた１２８ビット分のオペランドデータが、ＤＲＡＭ１
２から内部データバス１５を介してＣＰＵ１１へ転送さ
れる。ＣＰＵ１１ではその１２８ビットのデータの中か
ら必要な３２ビットのデータを選択して処理を行う。

【００３１】一方、ＣＰＵ１１のオペランドフェッチが
キャッシュミスした場合のフェッチ先が外部メモリ領域
であれば、外部メモリ４からオペランドをフェッチし、
外部データバス２を介してバスＩ／Ｆ部１６の１２８ビ
ットバッファに蓄える。フェッチするオペランドサイズ
は、８ビット、１６ビット、３２ビットのいずれかであ
る。なお、バスＩ／Ｆ部１６に所定のサイズだけフェッ
チされたオペランドデータは、内部データバス１５を介
してＣＰＵ１１に転送される。

【００３２】さらに、オペランドストアによる転送にお
いては、ＣＰＵ１１のオペランドフェッチがキャッシュ
ヒットした場合、ＣＰＵ１１から出力されたオペランド
データは内部データバス１５を介してキャッシュメモリ
１３ヘ転送される。なお、ストアされるオペランドサイ
ズは、８ビット、１６ビット、３２ビットのいずれかで
ある。

【００３３】また、ＣＰＵ１１のオペランドストアがキ
ャッシュミスした場合に、そのユーザ空間内のストア先
が内蔵ＤＲＡＭ領域であれば、ＣＰＵ１１から出力され
たオペランドデータは内部データバス１５を介してＤＲ
ＡＭ１２へ転送される。なお、ストアされるオペランド
サイズは、８ビット、１６ビット、３２ビットのいずれ
かである。

【００３４】一方、ＣＰＵ１１のオペランドストアがキ
ャッシュミスした場合のストア先が外部メモリ領域であ
れば、ＣＰＵ１１から出力されたオペランドデータは内
部データバス１５を介してバスＩ／Ｆ部１６へ転送され
る。ここで、この転送されるオペランドのサイズは、８
ビット、１６ビット、３２ビットのいずれかである。バ
スＩ／Ｆ部１６へ転送されたオペランドデータは、外部
データバス２を介して外部メモリ４ヘ転送される。な
お、オペランドサイズが３２ビットである場合には、バ
スＩ／Ｆ部１６から外部メモリ４ヘの転送は、１６ビッ
トずつ２回に分けて行われる。

【００３５】次に、外部バスマスタ３によるデータの転
送について説明する。外部バスマスタ３がこのデータ処
理装置１の、図２に示した内蔵ＤＲＡＭ領域をアクセス
する場合のデータ転送には、以下のような、データリー
ドによる転送と、データストアによる転送とがある。

【００３６】データリードによる転送では、外部バスマ
スタ３のデータフェッチがキャッシュヒットした場合、
外部バスマスタ３が要求した番地のデータを含む１２８
ビット境界にアラインされた１２８ビット分のデータ
が、キャッシュメモリ１３から内部データバス１５を介
してバスＩ／Ｆ部１６へ転送される。バスＩ／Ｆ部１６
はそのデータを外部データバス２を介して外部メモリ４
に転送する。なお、外部バスマスタ３が連続したアドレ
スでデータフェッチを行う場合には、１２８ビット境界
内のデータは内蔵メモリ（キャッシュメモリ１３）をア
クセスすることなく、バスＩ／Ｆ部１６から外部メモリ
４ヘの転送だけが行われる。

【００３７】一方、外部バスマスタ３のデータフェッチ
がキャッシュミスした場合には、外部バスマスタ３が要
求した番地のデータを含む１２８ビット境界にアライン
された１２８ビット分のデータが、ＤＲＡＭ１２から内
部データバス１５を介してバスＩ／Ｆ部１６へ転送され
る。バスＩ／Ｆ部１６はそのデータを外部データバス２
を介して外部メモリに転送する。なお、外部バスマスタ
３が連続したアドレスでデータフェッチを行う場合に
は、１２８ビット境界内のデータは内蔵メモリ（ＤＲＡ
Ｍ１２）をアクセスすることなく、バスＩ／Ｆ部１６か
ら外部メモリ４ヘの転送だけが行われる。

【００３８】また、データストアによる転送では、外部
バスマスタ３のデータストアがキャッシュヒットした場
合、あらかじめ外部データバス２からバスＩ／Ｆ部１６
へ書き込まれていたデータが、内部データバス１５を介
してキャッシュメモリ１３ヘ転送される。なお、ストア
されるデータサイズは、８ビット単位で、８ビット、１
６ビット、２４ビット、〜１２８ビットのいずれかであ
る。転送すべきデータは、あらかじめバスＩ／Ｆ部１６
のバッファに書き込んでおく。バスＩ／Ｆ部１６には、
同一の１２８ビット境界内のデータを１２８ビット分だ
け格納することができる。

【００３９】一方、外部バスマスタ３のデータストアが
キャッシュミスした場合には、あらかじめ外部データバ
ス２からバスＩ／Ｆ部１６へ書き込まれていたデータ
が、内部データバス１５を介してＤＲＡＭ１２へ転送さ
れる。なお、ストアされるデータサイズは、８ビット単
位で、８ビット、１６ビット、２４ビット、〜１２８ビ
ットのいずれかである。転送すべきデータは、あらかじ
めバスＩ／Ｆ部１６のバッファに書き込んでおく。バス
Ｉ／Ｆ部１６には、同一の１２８ビット境界内のデータ
を１２８ビット分だけ格納することができる。

【００４０】次に、転送プロトコルについて、ＣＰＵ１
１によるフェッチ、ＣＰＵ１１によるストア、外部バス
マスタ３によるフェッチ、外部バスマスタ３によるスト
アのそれぞれの場合について説明する。

【００４１】まず、ＣＰＵ１１によるフェッチについて
説明する。図３はＣＰＵ１１が内蔵メモリ（ＤＲＡＭ１
２、キャッシュメモリ１３）のデータをリード（命令フ
ェッチ、オペランドフェッチ）する場合のプロトコルを
示すタイミングチャートである。

【００４２】図示のように、ＣＰＵ１１は内蔵メモリ
（ＤＲＡＭ１２、キャッシュメモリ１３）に対するアク
セス要求信号／ＲＥＱを内部バス制御部１４に出力す
る。内部バス制御部１４はそのアクセス要求信号／ＲＥ
Ｑを受け付けると、ＣＰＵ１１に対してアクノレッジ信
号／ＡＣＫを返送する。内部バス制御部１４はまた、内
蔵メモリに対する制御信号（リード）も出力する。この
制御信号（リード）を受け取った内蔵メモリからは、リ
ードデータＩＤ［０：１２７］が内部データバス１５上
に出力される。内部バス制御部１４は内部データバス１
５上に内蔵メモリよりリードデータＩＤ［０：１２７］
が出力されると、ＣＰＵ１１に対してアクセス完了信号
／ＥＮＤを送出する。なお、上記内蔵メモリから内部デ
ータバス１５上に出力されたリードデータＩＤ［０：１
２７］はＣＰＵ１１によって取り込まれる。

【００４３】次に、ＣＰＵ１１によるストアについて説
明する。図４はＣＰＵ１１が内蔵メモリ（ＤＲＡＭ１
２、キャッシュメモリ１３）にデータをストア（オペラ
ンドストア）する場合のプロトコルを示すタイミングチ
ャートである。

【００４４】図示のように、ＣＰＵ１１は内蔵メモリ
（ＤＲＡＭ１２、キャッシュメモリ１３）に対するアク
セス要求信号／ＲＥＱを内部バス制御部１４に出力す
る。内部バス制御部１４はそのアクセス要求信号／ＲＥ
Ｑを受け付けると、ＣＰＵ１１に対してアクノレッジ信
号／ＡＣＫを返送する。ＣＰＵ１１はこのアクノレッジ
信号／ＡＣＫを受け取ると、ライトデータＩＤ［０：１
２７］を内部データバス１５に出力する。その後、内部
バス制御部１４は内蔵メモリに対して制御信号（ライ
ト）を出力する。この制御信号（ライト）によって、内
部データバス１５上のライトデータＩＤ［０：１２７］
が内蔵メモリに格納される。内蔵メモリにライトデータ
ＩＤ［０：１２７］が格納されると、内部バス制御部１
４はＣＰＵ１１に対してアクセス完了信号／ＥＮＤを送
る。

【００４５】次に、外部バスマスタ３によるフェッチに
ついて説明する。図５は外部バスマスタ３が内蔵メモリ
（ＤＲＡＭ１２、キャッシュメモリ１３）のデータをリ
ードする場合のプロトコルを示すタイミングチャートで
ある。

【００４６】図示のように、外部バスマスタ３は外部デ
ータバス２のアクセス権を要求するためのホールド要求
信号／ＨＲＥＱをデータ処理装置１の内部バス制御部１
４に対して出力する。データ処理装置１は外部データバ
ス２のアクセス権を外部バスマスタ３に与えることを了
解すると、内部バス制御部１４よりホールドアクノレッ
ジ信号／ＨＡＣＫを外部バスマスタ３に出力する。外部
バスマスタ３はこのホールドアクノレッジ信号／ＨＡＣ
Ｋの受信によって外部データバス２のアクセス権を得た
ことを知ると、データ処理装置１の内部バス制御部１４
に対してチップセレクト信号／ＣＳを出力し、内蔵メモ
リ（ＤＲＡＭ１２、キャッシュメモリ１３）に対するア
クセス要求を開始する。外部バスマスタ３はその時、ア
クセスアドレスＡおよびリードライト信号Ｒ／Ｗも同時
に出力する。

【００４７】チップセレクト信号／ＣＳがアサートさ
れ、リードライト信号Ｒ／Ｗがリードを示すハイレベル
（以下、“Ｈ”と表記する）であると、データ処理装置
１内の内部バス制御部１４は内蔵メモリに対する制御信
号（リード）を出力する。この制御信号（リード）によ
って、内蔵メモリからはリードデータＩＤ［０：１２
７］が読み出されて内部データバス１５上に出力され
る。この内蔵メモリから内部データバス１５に出力され
たリードデータＩＤ［０：１２７］はバスＩ／Ｆ部１６
のデータバッファに取り込まれ、バスＩ／Ｆ部１６より
外部データバス２上に１６ビットずつのリードデータＤ
［０：１５］として出力される。その時、内部バス制御
部１４は外部データバス２上のデータが有効であること
を外部バスマスタ３に通知するために、データコンプリ
ート信号／ＤＣをローレベル（以下、“Ｌ”と表記す
る）にアサートする。これにより、外部データバス２上
に１６ビットずつ出力されたリードデータＤ［０：１
５］が外部バスマスタ３によって取り込まれる。

【００４８】次に、外部バスマスタ３によるストアにつ
いて説明する。図６は外部バスマスタ３が内蔵メモリ
（ＤＲＡＭ１２、キャッシュメモリ１３）にデータをラ
イトする場合のプロトコルを示すタイミングチャートで
ある。

【００４９】図示のように、外部バスマスタ３は外部デ
ータバス２のアクセス権を要求するためのホールド要求
信号／ＨＲＥＱをデータ処理装置１の内部バス制御部１
４に対して出力する。データ処理装置１は外部データバ
ス２のアクセス権を外部バスマスタ３に与えることを了
解すると、内部バス制御部１４よりホールドアクノレッ
ジ信号／ＨＡＣＫを外部バスマスタ３に出力する。外部
バスマスタ３はこのホールドアクノレッジ信号／ＨＡＣ
Ｋの受信によって外部データバス２のアクセス権を得た
ことを知ると、チップセレクト信号／ＣＳをデータ処理
装置１の内部バス制御部１４に対して出力し、内蔵メモ
リに対するアクセス要求を通知する。外部バスマスタ３
はその時、アクセスアドレスＡおよびリードライト信号
Ｒ／Ｗも同時に出力し、さらに外部データバス２上にラ
イトデータＤ［０：１５］を出力する。

【００５０】この外部バスマスタ３から出力されたライ
トデータＤ［０：１５］は、外部データバス２を介して
バスＩ／Ｆ部１６のデータバッファに１６ビットずつ格
納される。データ処理装置１の内部バス制御部１４は、
外部データバス２上のライトデータＤ［０：１５］がバ
スＩ／Ｆ部１６に格納されると、データコンプリート信
号／ＤＣを“Ｌ”にアサートして、それを外部バスマス
タ３に通知する。データ処理装置１内の内部バス制御部
１４はまた、チップセレクト信号／ＣＳがネゲートさ
れ、リードライト信号Ｒ／Ｗが“Ｌ”（ライト）である
と、内蔵メモリに対する制御信号（ライト）を出力す
る。この制御信号（リード）によって、外部データバス
２よりバスＩ／Ｆ部１６に格納されたライトデータが、
内部データバス１５上に出力される。このバスＩ／Ｆ部
１６から内部データバス１５上に出力されたライトデー
タＩＤ［０：１２７］は内蔵メモリに格納される。

【００５１】次に、ＣＰＵ１１と外部バスマスタ３によ
るアクセスが競合する場合について説明する。ＣＰＵ１
１と外部バスマスタ３から同時に、あるいは非常に近接
した時刻にアクセス要求が発行される場合がある。ＣＰ
Ｕ１１からのアクセス要求と、外部バスマスタ３からの
アクセス要求が同時に発生した場合には、図７に示すよ
うに、内部バス制御部１４の制御によって、外部バスマ
スタ３からのアクセス要求を優先して処理した後、ＣＰ
Ｕ１１からの要求を処理する。一方、ＣＰＵ１１からの
アクセス要求が外部バスマスタ３からのアクセス要求よ
りも先に発生した場合には、図８に示すように、内部バ
ス制御部１４の制御によって、ＣＰＵ１１からのアクセ
ス要求を処理した後、外部バスマスタ３からのアクセス
要求を処理する。外部バスマスタ３からのアクセス要求
が先に発生した場合は、上記とは逆の順序になる。

【００５２】このようなアクセスの競合が生じた際の優
先順位制御は、以下のように実行される。ＣＰＵ１１と
外部バスマスタ３からアクセス要求が同時に発行され、
競合状態にある時、内部バス制御部１４による優先度の
判定は、あらかじめ設定された優先順位に従って、外部
バスマスタ３からのアクセス要求を採択する。ただし、
外部バスマスタ３からのアクセス要求が発生した時点
で、既にＣＰＵ１１からのアクセス要求を処理中であれ
ば、外部バスマスタ３のアクセス要求の実行はＣＰＵ１
１からのアクセス要求の実行が終了するまで待たされる
こととなる。

【００５３】そのため、この実施の形態１によるデータ
処理装置においては、図１に示すように、内部バス制御
部１４内にマスク制御部２１を設けている。この内部バ
ス制御部１４に設けられたマスク制御部２１は、一時的
にＣＰＵ１１からのメモリアクセス要求を抑止（マス
ク）する。これによって、内部バス制御部１４の優先度
を判定する機能に対して、見かけ上、ＣＰＵ１１からの
アクセス要求が発行されていないようにしている。この
ように、ＣＰＵ１１からのアクセス要求は一時的に受け
付けられなくなるため、外部バスマスタ３からのアクセ
ス要求を待ち時間なしに採択することができるようにな
る。

【００５４】図９にこのマスク制御部２１によるマスク
機能が有効である場合のメモリアクセスタイミングを示
す。図中のマスク信号ＭＡＳＫは、ＣＰＵ１１からのア
クセス要求がマスクされている状態を現している。図８
の場合と同様に、ＣＰＵ１１からのアクセス要求の方
が、外部バスマスタ３からのアクセス要求よりも先に発
行されているが、マスク制御部２１の機能によって要求
信号がマスクされているため、ＣＰＵ１１からのアクセ
ス要求は受け付けられない。従って、ＣＰＵ１１に対し
てアクノレッジ信号／ＡＣＫ信号は返送されない。一
方、ＣＰＵ１１からのアクセス要求よりも後の時刻で発
行された、外部バスマスタ３からのアクセス要求（チッ
プセレクト信号／ＣＳ）は待ち時間がなく、即座に受け
付けられるようになる。

【００５５】以上のように、この実施の形態１によれ
ば、優先順位の低いメモリアクセスの要求信号を一時的
にマスクして受け付けないようにしているので、優先順
位の高いアクセス要求を待ち時間なしに採択することが
可能となり、また、複数のバスマスタ（ＣＰＵ１１や外
部バスマスタ３）からのアクセス要求に対しても、その
優先度判定を固定的に行うだけでなく、優先順位を一時
的に入れ替えることも可能となるため、メモリアクセス
の要求発行に対する応答速度が重視されるようなバスマ
スタからのアクセスに対して、常に予測可能な、一定の
転送レートの確保が可能なデータ処理装置が実現できる
という効果が得られる。

【００５６】実施の形態２．図１０はこの発明の実施の
形態２によるデータ処理装置の構成を示すブロック図で
あり、相当部分には図１と同一符号を付してその説明を
省略する。図において、１７は図２に示すアドレス空間
上のＨ’ＦＦＦＦ ＦＦＦ３番地にマッピングされたＩ
／Ｏレジスタで形成され、ＣＰＵ１１からのアクセス要
求を抑制（マスク）するか否かを示すマスク信号ＭＡＳ
Ｋがセットされる、図１１にその構成を示したレジスタ
部としてのマスク制御レジスタである。また１８は上記
マスク信号ＭＡＳＫが外部より入力される入力端子とし
てのＭＡＳＫ端子である。

【００５７】次に動作について説明する。なお、基本的
な動作は、図１に示した上記実施の形態１の場合と同様
であるため、ここでは、異なった部分についてのみ説明
する。図１０に示すように、このデータ処理装置１で
は、ＣＰＵ１１からのアクセス要求をマスクするための
要因として、マスク制御レジスタ１７によるマスクと、
入力端子によるマスクの２種類のマスク要因が存在して
おり、それらのうちの少なくとも一方の要因がアクティ
ブである場合に、内部バス制御部１４の優先度変更機能
（マスク制御部２１によるマスク機能）が有効となる。

【００５８】まず、マスク制御レジスタ１７によるマス
クについて説明する。この実施の形態２のデータ処理装
置１は、図１０に示すように、マスク制御レジスタ１７
を備えている。このマスク制御レジスタ１７は、図２に
示されたアドレス空間上のＨ’ＦＦＦＦ ＦＦＦ３番地
にマッピングされたＩ／Ｏレジスタであり、その構成は
図１１に示す通りである。ＣＰＵ１１はロード命令、ス
トア命令を使ってこのマスク制御レジスタ１７をリード
アクセス、ライトアクセスすることができる。このマス
ク制御レジスタ１７は、図１１にＤ３１で示されたビッ
トがマスクモードビットであり、このマスクモードビッ
トＤ３１の内容はそのまま内部バス制御部１４内のマス
ク制御部２１に入力されて、優先度判定の制御に使用さ
れる。

【００５９】すなわち、当該マスクモードビットＤ３１
が“０”にセットされている場合にはＣＰＵ１１からの
アクセス要求はマスクされず、“１”にセットされると
ＣＰＵ１１からのアクセス要求がマスクされる。なお、
マスク制御レジスタ１７のＤ２４〜Ｄ３０で示された各
ビットには物理的には何も配置されない。このビットＤ
２４〜Ｄ３０に対するライトは無視され、リードでは必
ず“０”が読み出されるようになっている。

【００６０】次に、入力端子（ＭＡＳＫ端子１８）によ
るマスクについて説明する。この実施の形態２によるデ
ータ処理装置１には、図１０に示すように、入力端子と
してのＭＡＳＫ端子１８も新たに設けられている。この
ＭＡＳＫ端子１８が“Ｌ”に設定されている場合には、
ＣＰＵ１１からのアクセス要求はマスクされず、“Ｈ”
に設定されるとＣＰＵ１１からのアクセス要求がマスク
されて、外部バスマスタ３からのアクセス要求が即座に
受けつけられるようになる。

【００６１】以上のように、この実施の形態２によれ
ば、マスク制御レジスタ１７のセット内容、もしくはＭ
ＡＳＫ端子１８の設定レベルに応じて、優先順位の低い
メモリアクセスの要求信号をマスクして受け付けないよ
うにしているので、必要に応じて、優先順位の高いアク
セス要求を待ち時間なしに採択することが可能となり、
また、複数のバスマスタからのアクセス要求に対して
も、その優先度判定を固定的に行うだけでなく、優先順
位を一時的に入れ替えることも可能となるため、メモリ
アクセスの要求発行に対する応答速度が重視されるよう
なバスマスタからのアクセスに対して、常に予測可能
な、一定の転送レートの確保が可能なデータ処理装置が
実現できるという効果が得られる。

【００６２】実施の形態３．図１２はこの発明の実施の
形態３によるデータ処理装置の構成を示すブロック図で
あり、相当部分には図１０と同一符号を付してその説明
を省略する。図において、１９ａ，１９ｂは専用の入力
端子としてのＭＡＳＫ端子１８とは別の、ＣＰＵ１１か
らのアクセス要求を抑止するか否かを示す信号が与えら
れる既存の入力端子であり、入力端子１９ａにはホール
ドリクエスト信号／ＨＲＥＱが、入力端子１９ｂにはチ
ップセレクト信号／ＣＳが、それぞれ上記ＣＰＵ１１か
らのアクセス要求を抑止するか否かを示す信号として与
えられる。

【００６３】次に動作について説明する。なお、基本的
な動作は、図１０に示した上記実施の形態２の場合と同
様であるため、ここでは、異なった部分についてのみ説
明する。図１２に示すように、このデータ処理装置１で
は、専用のＭＡＳＫ端子１８とは別に、既存の複数の入
力端子１９ａ，１９ｂからの信号によって内部バス制御
部１４のマスク機能を制御することができる。このマス
ク機能を制御するための第１の端子として、外部バスマ
スタ３からのホールドリクエスト信号／ＨＲＥＱが入力
される既存の入力端子１９ａを、第２の端子として、外
部バスマスタ３からのチップセレクト信号／ＣＳが入力
される既存の入力端子１９ｂをそれぞれ使用している。

【００６４】ここで、マスク機能を制御するための端子
として、ホールドリクエスト信号／ＨＲＥＱが入力され
る既存の入力端子１９ａを使用した場合の動作タイミン
グを図１３に示す。ホールドリクエスト信号／ＨＲＥＱ
がアサートされると同時に、内部バス制御部１４のマス
ク制御部２１はマスク状態となる。従って、図９に示す
場合と同様に、ＣＰＵ１１からのアクセス要求の方が、
外部バスマスタ３からのアクセス要求よりも先に発行さ
れていても、マスク制御部２１の機能によってそのＣＰ
Ｕ１１の要求信号がマスクされているため、ＣＰＵ１１
からのアクセス要求は受け付けられない。従って、内部
バス制御部１４からは、ＣＰＵ１１に対してアクノーリ
ッジ信号／ＡＣＫは返送されない。

【００６５】一方、その後の時刻に発行された外部バス
マスタ３からのアクセス要求（チップセレクト信号／Ｃ
Ｓ）は、内部バス制御部１４によって、待ち時間なしに
即座に受け付けられるようになる。

【００６６】以上のように、この実施の形態３によれ
ば、複数用意された入力端子のそれぞれに与えられた信
号のレベルに応じてそれぞれ異なったタイミングで、優
先順位の低いメモリアクセスの要求信号をマスクして受
け付けないようにしているので、必要に応じてそれぞれ
異なるタイミングで、優先順位の高いアクセス要求を待
ち時間なしに採択することが可能となり、また、複数の
バスマスタからのアクセス要求に対しても、その優先度
判定を固定的に行うだけでなく、優先順位を一時的に入
れ替えることも可能となるため、メモリアクセスの要求
発行に対する応答速度が重視されるようなバスマスタか
らのアクセスに対して、常に予測可能な、一定の転送レ
ートの確保が可能なデータ処理装置が実現できるという
効果が得られる。

【００６７】

【発明の効果】以上のように、この発明によれば、内部
バス制御部でマイクロプロセッサまたはバスＩ／Ｆ部が
出力した内蔵メモリのアクセス要求を受け付けると、優
先度変更機能によって一時的にその変更が可能な、あら
かじめ定められている優先順位に従って、内蔵メモリヘ
のアクセス要求を調停するように構成したので、優先度
の高いメモリアクセスの要求を、必要に応じて、常に待
ち時間なしに開始することができ、また複数のバスマス
タからのアクセス要求に対して、その優先度判定を固定
的に行うだけでなく、優先順位を一時的に入れ替えるこ
とが可能となって、メモリアクセスの要求発行に対する
応答速度が重視されるバスマスタからのアクセス要求に
対して、常に予測可能な、一定の転送レートが確保され
るデータ処理装置が得られる効果がある。

【００６８】この発明によれば、内部バス制御部の優先
度変更機能としてのマスク制御部によって、ＣＰＵから
のアクセス要求を一時的にマスクするように構成したの
で、マスクされた優先順位の低いアクセス要求が一時的
に受け付けられず、優先順位の高いアクセス要求を待ち
時間なしに採択することが可能となり、複数のバスマス
タからのアクセス要求に対する優先度判定を固定的に行
うだけでなく、優先順位を一時的に入れ替えることもで
きる効果がある。

【００６９】この発明によれば、レジスタ部のセット内
容、もしくは入力端子の設定レベルの少なくとも一方に
応じて、内部バス制御部の優先度変更機能を有効化する
ように構成したので、レジスタ部の内容や入力端子のレ
ベルを設定することにより、必要に応じて、優先順位の
高いアクセス要求を待ち時間なしに採択することが可能
となり、複数のバスマスタからのアクセス要求に対する
優先度判定を固定的に行うだけでなく、優先順位を一時
的に入れ替えることもできる効果がある。

【００７０】この発明によれば、複数の入力端子に外部
よりそれぞれ与えられた信号の値に従って、各々異なっ
たタイミングで内部バス制御部の優先度変更機能を有効
化するように構成したので、各入力端子のレベルによっ
て、必要に応じてそれぞれ異なるタイミングで、優先順
位の高いアクセス要求を待ち時間なしに採択することが
可能となり、複数のバスマスタからのアクセス要求に対
する優先度判定を固定的に行うだけでなく、優先順位を
一時的に入れ替えることもできる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるデータ処理装
置の構成を示すブロック図である。

【図２】 実施の形態１におけるアドレス空間を示す説
明図である。

【図３】 実施の形態１におけるＣＰＵによるフェッチ
の際のプロトコルを示すタイミングチャートである。

【図４】 実施の形態１におけるＣＰＵによるストアの
際のプロトコルを示すタイミングチャートである。

【図５】 実施の形態１における外部バスマスタによる
フェッチの際のプロトコルを示すタイミングチャートで
ある。

【図６】 実施の形態１における外部バスマスタによる
ストアの際のプロトコルを示すタイミングチャートであ
る。

【図７】 実施の形態１におけるＣＰＵと外部バスマス
タが同時にアクセス要求した場合の競合を説明するため
のタイミングチャートである。

【図８】 実施の形態１におけるＣＰＵが外部バスマス
タよりも先にアクセス要求した場合の競合を説明するた
めのタイミングチャートである。

【図９】 実施の形態１におけるアクセス競合が生じた
際の優先順位制御を説明するためのタイミングチャート
である。

【図１０】 この発明の実施の形態２によるデータ処理
装置の構成を示すブロック図である。

【図１１】 実施の形態２におけるマスク制御レジスタ
の構成を示す説明図である。

【図１２】 この発明の実施の形態３によるデータ処理
装置の構成を示すブロック図である。

【図１３】 実施の形態３におけるマスク制御を説明す
るためのタイミングチャートである。

【図１４】 従来のデータ処理装置における優先度判定
を示す状態遷移図である。

【図１５】 従来のデータ処理装置における状態遷移の
タイミングを示すタイミングチャートである。

【図１６】 従来のデータ処理装置における状態遷移の
タイミングを示すタイミングチャートである。

【符号の説明】

１ データ処理装置、２ 外部データバス、３ 外部バ
スマスタ、１１ ＣＰＵ（マイクロプロセッサ）、１２
ＤＲＡＭ（内蔵メモリ）、１３ キャッシュメモリ
（内蔵メモリ）、１４ 内部バス制御部、１５ 内部デ
ータバス、１６バスＩ／Ｆ部（バスインタフェース
部）、１７ マスク制御レジスタ（レジスタ部）、１８
ＭＡＳＫ端子（入力端子）、１９ａ，１９ｂ 入力端
子、２１ マスク制御部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 当該データ処理装置の処理および制御を
   実行するマイクロプロセッサと、 前記マイクロプロセッサ、および当該データ処理装置に
   外部データバスを介して接続される外部バスマスタより
   アクセスされる内蔵メモリと、 前記マイクロプロセッサおよび前記内蔵メモリを相互に
   接続している内部データバスと、 前記外部データバスと前記内部データバスとをインタフ
   ェースするバスインタフェース部と、 前記マイクロプロセッサおよび前記バスインタフェース
   部が出力した、前記内部データバスを介して前記内蔵メ
   モリヘアクセスするためのアクセス要求を受けると、優
   先度変更機能によって一時的にその変更が可能である、
   あらかじめ定められた優先順位に従って、前記内蔵メモ
   リヘのアクセス要求を調停し、そのいずれか一方に対し
   て前記内蔵メモリへのアクセスを許可する内部バス制御
   部とを備えたデータ処理装置。
2. 【請求項２】 内部バス制御部が優先度変更機能とし
   て、マイクロプロセッサからの内蔵メモリへのアクセス
   要求を一時的に抑止し、見かけ上、前記マイクロプロセ
   ッサからのアクセス要求が発行されていないようにする
   ためのマスク制御部を有することを特徴とする請求項１
   記載のデータ処理装置。
3. 【請求項３】 マイクロプロセッサからのアクセス要求
   を抑止するか否かを示す信号がセットされるレジスタ部
   と、 前記マイクロプロセッサからのアクセス要求を抑止する
   か否かを示す信号が外部より与えられる入力端子とを設
   け、 内部バス制御部の優先度変更機能が、前記レジスタ部に
   セットされた値、および前記入力端子に与えられた値の
   うちの、少なくとも一方によって有効化されるものであ
   ることを特徴とする請求項１または請求項２記載のデー
   タ処理装置。
4. 【請求項４】 マイクロプロセッサからのアクセス要求
   を抑止するか否かを示す信号が外部より与えられる複数
   の入力端子を備え、 内部バス制御部の優先度変更機能が、前記各入力端子の
   それぞれに与えられた値に従って、各々異なったタイミ
   ングで有効化されるものであることを特徴とする請求項
   １から請求項３のうちのいずれか１項記載のデータ処理
   装置。