JPH10289197A - プロセッサ・データをバースト転送する方法及びコンピュータ・システム - Google Patents
プロセッサ・データをバースト転送する方法及びコンピュータ・システムInfo
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- JPH10289197A JPH10289197A JP10090346A JP9034698A JPH10289197A JP H10289197 A JPH10289197 A JP H10289197A JP 10090346 A JP10090346 A JP 10090346A JP 9034698 A JP9034698 A JP 9034698A JP H10289197 A JPH10289197 A JP H10289197A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
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- Memory System Of A Hierarchy Structure (AREA)
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- Record Information Processing For Printing (AREA)
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Abstract
(57)【要約】
【課題】 プロセッサ・データをＩ／Ｏ装置との間でバ
ースト転送する方法を提供する。 【解決手段】 正規のキャッシュ可能プロセッサ命令を
用い、プロセッサまたはそのインタフェースを変更する
こと無しに、プロセッサとＩ／Ｏ装置との間のバースト
転送を可能にするためにＩ／Ｏブリッジ・ユニットが使
用される。Ｉ／Ｏブリッジ・ユニットは、指定されたメ
モリ・ページへのキャッシュ可能プロセッサ命令を横取
りし、"トリガ"・コマンドを処理することにより、中間
キャッシュ・エミュレーション論理を実行する。結局、
適切なバイト長のバースト通信が、キャッシュ・エミュ
レーション・バッファとプロセッサまたはＩ／Ｏ装置と
の間で処理される。
ースト転送する方法を提供する。 【解決手段】 正規のキャッシュ可能プロセッサ命令を
用い、プロセッサまたはそのインタフェースを変更する
こと無しに、プロセッサとＩ／Ｏ装置との間のバースト
転送を可能にするためにＩ／Ｏブリッジ・ユニットが使
用される。Ｉ／Ｏブリッジ・ユニットは、指定されたメ
モリ・ページへのキャッシュ可能プロセッサ命令を横取
りし、"トリガ"・コマンドを処理することにより、中間
キャッシュ・エミュレーション論理を実行する。結局、
適切なバイト長のバースト通信が、キャッシュ・エミュ
レーション・バッファとプロセッサまたはＩ／Ｏ装置と
の間で処理される。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサ・デー
タをバスを通じて、Ｉ／Ｏ装置との間でバースト転送す
る方法に関する。
タをバスを通じて、Ｉ／Ｏ装置との間でバースト転送す
る方法に関する。
【０００２】
【従来の技術】コンピュータ・ワークステーションなど
のコンピュータ・システムは、少なくとも１つのマイク
ロプロセッサと、様々なサブシステムとの間の情報の転
送により動作する。マイクロプロセッサとサブシステム
との間の通信は、バスと呼ばれるデータ通信路を通じて
発生する。今日のシステムでは、バスを介して情報をマ
イクロプロセッサとの間で送受信するために、モニタ、
グラフィックス・アダプタ、及びＩＤＥタイプの装置な
どの入出力（Ｉ／Ｏ）サブシステムが、しばしば必要と
される。
のコンピュータ・システムは、少なくとも１つのマイク
ロプロセッサと、様々なサブシステムとの間の情報の転
送により動作する。マイクロプロセッサとサブシステム
との間の通信は、バスと呼ばれるデータ通信路を通じて
発生する。今日のシステムでは、バスを介して情報をマ
イクロプロセッサとの間で送受信するために、モニタ、
グラフィックス・アダプタ、及びＩＤＥタイプの装置な
どの入出力（Ｉ／Ｏ）サブシステムが、しばしば必要と
される。
【０００３】今日のコンピュータ・システムは、漸次高
速化するマイクロプロセッサにより設計されるが、Ｉ／
Ｏサブシステムはそれと歩調が合っていない。Ｉ／Ｏ装
置は横断されなければならないチップ及びバス、並びに
これらの装置にプログラムされた操作の待ち時間の点で
プロセッサから一層遠ざかりつつある。このことが、プ
ロセッサがアプリケーションにおいてＩ／Ｏ装置との間
でデータを送受信するために使用されるときの、潜在的
な性能の損失につながっている。これらのアプリケーシ
ョンは、プロセッサを用いてグラフィックス・アダプタ
及びＩＤＥタイプの装置を制御したりする。
速化するマイクロプロセッサにより設計されるが、Ｉ／
Ｏサブシステムはそれと歩調が合っていない。Ｉ／Ｏ装
置は横断されなければならないチップ及びバス、並びに
これらの装置にプログラムされた操作の待ち時間の点で
プロセッサから一層遠ざかりつつある。このことが、プ
ロセッサがアプリケーションにおいてＩ／Ｏ装置との間
でデータを送受信するために使用されるときの、潜在的
な性能の損失につながっている。これらのアプリケーシ
ョンは、プロセッサを用いてグラフィックス・アダプタ
及びＩＤＥタイプの装置を制御したりする。
【０００４】通常、これらのＩ／Ｏ装置はプロセッサの
メモリ空間に"マップされる"。従来のプロセッサにおい
て一般的なように、入出力命令を発行する代わりに今日
のプロセッサは、あたかもＩ／Ｏ装置がメモリの一部で
あるかのようにメモリ・タイプの命令（例えばロードま
たはストア）を発行することにより、Ｉ／Ｏ装置との間
で情報を送受信する。しかしながら、これらの装置は実
際にはメモリに内在するのではなくＩＳＡまたはＰＣＩ
などのＩ／Ｏバスに接続される。これらの装置は、プロ
セッサのメモリのキャッシュ不能なメモリ空間にマップ
されなければならない。なぜなら、これらの装置はフル
・コヒーレンス、バースト・オーダリング、デッドロッ
ク回避などのキャッシュ可能なメモリ・プロトコルの全
ての規則に従わないからである。これらの装置はキャッ
シュ不能な空間内にあるので、各プロセッサ・アクセス
は外部バスに発行されなければならず、非常に小さなデ
ータ転送だけが実行され、各ロードまたはストアは通
常、１バイト乃至８バイトのデータを転送する。これら
のバスは今日のプロセッサより数倍遅く稼働しているの
で、（調停、非同期境界の横断など）バス階層を横断す
る複数の転送により、性能の重大な損失が発生する。
メモリ空間に"マップされる"。従来のプロセッサにおい
て一般的なように、入出力命令を発行する代わりに今日
のプロセッサは、あたかもＩ／Ｏ装置がメモリの一部で
あるかのようにメモリ・タイプの命令（例えばロードま
たはストア）を発行することにより、Ｉ／Ｏ装置との間
で情報を送受信する。しかしながら、これらの装置は実
際にはメモリに内在するのではなくＩＳＡまたはＰＣＩ
などのＩ／Ｏバスに接続される。これらの装置は、プロ
セッサのメモリのキャッシュ不能なメモリ空間にマップ
されなければならない。なぜなら、これらの装置はフル
・コヒーレンス、バースト・オーダリング、デッドロッ
ク回避などのキャッシュ可能なメモリ・プロトコルの全
ての規則に従わないからである。これらの装置はキャッ
シュ不能な空間内にあるので、各プロセッサ・アクセス
は外部バスに発行されなければならず、非常に小さなデ
ータ転送だけが実行され、各ロードまたはストアは通
常、１バイト乃至８バイトのデータを転送する。これら
のバスは今日のプロセッサより数倍遅く稼働しているの
で、（調停、非同期境界の横断など）バス階層を横断す
る複数の転送により、性能の重大な損失が発生する。
【０００５】それに対して、キャッシュ可能メモリとの
間でデータを送受信するプロセッサの能力は、大量のデ
ータをバスを通じて一度に"バースト転送"する能力によ
り、より効率的である。１命令当たり１バイト乃至８バ
イトを転送する代わりに、キャッシュ可能システムは、
データの全キャッシュ・ライン（通常３２バイト、６４
バイトまたは１２８バイト）を１命令でバースト転送で
きる。
間でデータを送受信するプロセッサの能力は、大量のデ
ータをバスを通じて一度に"バースト転送"する能力によ
り、より効率的である。１命令当たり１バイト乃至８バ
イトを転送する代わりに、キャッシュ可能システムは、
データの全キャッシュ・ライン（通常３２バイト、６４
バイトまたは１２８バイト）を１命令でバースト転送で
きる。
【０００６】キャッシュ不能なフェッチを実行するため
に使用される現状の技術では、プロセッサは、自身がＩ
／Ｏ装置から要求したデータの各パケットを受信するの
を待機しなければならない。それに対してＩ／Ｏ装置か
ら読出されるキャッシュラインの本発明によるエミュレ
ーションは、プロセッサが所望のＩ／Ｏ装置にマップさ
れるキャッシュ不能なメモリから、追加のフェッチを実
行する代わりに（数百プロセッサ・サイクル）、キャッ
シュをアクセスすることにより（１プロセッサ・サイク
ル乃至２プロセッサ・サイクル）、追加のデータをアク
セスできるようにすることにより、従来システムのこの
制限を克服するものである。
に使用される現状の技術では、プロセッサは、自身がＩ
／Ｏ装置から要求したデータの各パケットを受信するの
を待機しなければならない。それに対してＩ／Ｏ装置か
ら読出されるキャッシュラインの本発明によるエミュレ
ーションは、プロセッサが所望のＩ／Ｏ装置にマップさ
れるキャッシュ不能なメモリから、追加のフェッチを実
行する代わりに（数百プロセッサ・サイクル）、キャッ
シュをアクセスすることにより（１プロセッサ・サイク
ル乃至２プロセッサ・サイクル）、追加のデータをアク
セスできるようにすることにより、従来システムのこの
制限を克服するものである。
【０００７】本発明のこの態様に関する第２の利点は、
プロセッサがそのキャッシュを転送以前または以後のデ
ータ処理のために使用することを可能にし、その間に同
時に、追加のデータをＩ／Ｏ装置との間で転送するもの
である。こうした"パイプライン式"機構は、プログラム
式Ｉ／Ｏ転送による現方法では可能でない。
プロセッサがそのキャッシュを転送以前または以後のデ
ータ処理のために使用することを可能にし、その間に同
時に、追加のデータをＩ／Ｏ装置との間で転送するもの
である。こうした"パイプライン式"機構は、プログラム
式Ｉ／Ｏ転送による現方法では可能でない。
【０００８】
【発明が解決しようとする課題】本発明は、プロセッサ
・データをコンピュータ・システム内のＩ／Ｏ装置との
間でバースト転送する方法に関する。この方法は、プロ
セッサがキャッシュ不能なＩ／Ｏ装置からデータを読み
書きするとき、キャッシュ可能なシステムのバースト能
力をエミュレートするために使用される。それ故、本方
法はプロセッサがＤＭＡ機構を用いて、データをキャッ
シュ不能なＩ／Ｏ装置との間で送受信しなければならな
い従来システムにおいて見い出される多くの欠点を解決
する。
・データをコンピュータ・システム内のＩ／Ｏ装置との
間でバースト転送する方法に関する。この方法は、プロ
セッサがキャッシュ不能なＩ／Ｏ装置からデータを読み
書きするとき、キャッシュ可能なシステムのバースト能
力をエミュレートするために使用される。それ故、本方
法はプロセッサがＤＭＡ機構を用いて、データをキャッ
シュ不能なＩ／Ｏ装置との間で送受信しなければならな
い従来システムにおいて見い出される多くの欠点を解決
する。
【０００９】
【課題を解決するための手段】本発明は、少なくとも１
つのマイクロプロセッサと、少なくとも１つのＩ／Ｏ装
置との間で、少なくとも１つのバスを介して情報を転送
することを可能にするコンピュータ・ワークステーショ
ン・システムの状況において実現される。好適な実施例
は、エミュレートされるキャッシュライン・データ転送
の３つのモード、すなわち、プロセッサからＩ／Ｏ装置
への書込み（ＷＲＩＴＥ）、Ｉ／Ｏ装置からプロセッサ
へデータを転送する読出し（ＲＥＡＤ）、及びＩ／Ｏ装
置からプロセッサへではなく、別のＩ／Ｏ装置へデータ
を転送するＭＯＶＥを含む。これらの機能は、プロセッ
サからシステムのメモリ／Ｉ／Ｏ制御装置への"書込み
トリガ（Write Trigger）"または"読出しトリガ（Read
Trigger）"コマンドの受信により開始される。好適な実
施例では、本方法の機能はメモリ／Ｉ／Ｏ制御装置の一
部であるＩ／Ｏブリッジ・ユニット内で実行される。ト
リガ・コマンドの受信に際して、Ｉ／Ｏブリッジ・ユニ
ットはＩ／Ｏ装置と内部キャッシュエミュレーション・
バッファとの間でデータを転送する中間処理を開始す
る。本方法はまた、本発明において実現されるエミュレ
ート式キャッシュライン転送機構に参加するページとし
て指定されるメモリ・ページへの、プロセッサ・キャッ
シュ可能読出し及び書込み命令を横取りするＩ／Ｏブリ
ッジ・ユニットを提供する。これはメモリ／Ｉ／Ｏ制御
装置内のレジスタを用いることにより達成され、これら
のレジスタは主メモリ空間の外部にマップされ、キャッ
シュエミュレーション・バッファとして使用される指定
メモリ・ページのアドレスをロードされる。Ｉ／Ｏブリ
ッジ・ユニットはこの時、プロセッサ・キャッシュ可能
読出し及び書込み命令を、Ｉ／Ｏ空間またはメモリ・マ
ップドＩ／Ｏ空間内の対応するＩ／Ｏアダプタ・アドレ
スに対応付けることができる。これはＩ／Ｏアダプタ・
アドレスをロードされるメモリ／Ｉ／Ｏ制御装置内のレ
ジスタを用いて達成される。
つのマイクロプロセッサと、少なくとも１つのＩ／Ｏ装
置との間で、少なくとも１つのバスを介して情報を転送
することを可能にするコンピュータ・ワークステーショ
ン・システムの状況において実現される。好適な実施例
は、エミュレートされるキャッシュライン・データ転送
の３つのモード、すなわち、プロセッサからＩ／Ｏ装置
への書込み（ＷＲＩＴＥ）、Ｉ／Ｏ装置からプロセッサ
へデータを転送する読出し（ＲＥＡＤ）、及びＩ／Ｏ装
置からプロセッサへではなく、別のＩ／Ｏ装置へデータ
を転送するＭＯＶＥを含む。これらの機能は、プロセッ
サからシステムのメモリ／Ｉ／Ｏ制御装置への"書込み
トリガ（Write Trigger）"または"読出しトリガ（Read
Trigger）"コマンドの受信により開始される。好適な実
施例では、本方法の機能はメモリ／Ｉ／Ｏ制御装置の一
部であるＩ／Ｏブリッジ・ユニット内で実行される。ト
リガ・コマンドの受信に際して、Ｉ／Ｏブリッジ・ユニ
ットはＩ／Ｏ装置と内部キャッシュエミュレーション・
バッファとの間でデータを転送する中間処理を開始す
る。本方法はまた、本発明において実現されるエミュレ
ート式キャッシュライン転送機構に参加するページとし
て指定されるメモリ・ページへの、プロセッサ・キャッ
シュ可能読出し及び書込み命令を横取りするＩ／Ｏブリ
ッジ・ユニットを提供する。これはメモリ／Ｉ／Ｏ制御
装置内のレジスタを用いることにより達成され、これら
のレジスタは主メモリ空間の外部にマップされ、キャッ
シュエミュレーション・バッファとして使用される指定
メモリ・ページのアドレスをロードされる。Ｉ／Ｏブリ
ッジ・ユニットはこの時、プロセッサ・キャッシュ可能
読出し及び書込み命令を、Ｉ／Ｏ空間またはメモリ・マ
ップドＩ／Ｏ空間内の対応するＩ／Ｏアダプタ・アドレ
スに対応付けることができる。これはＩ／Ｏアダプタ・
アドレスをロードされるメモリ／Ｉ／Ｏ制御装置内のレ
ジスタを用いて達成される。
【００１０】
図面の詳細な説明：本発明の方法は、少なくとも１つの
バスを用いて情報を互いに転送できる、少なくとも１つ
のマイクロプロセッサ及び少なくとも１つのＩ／Ｏ装置
を有するコンピュータ・ワークステーションの状況にお
いて実現される。コンピュータ・システムが図１に示さ
れ、これはマイクロプロセッサとＩ／Ｏ装置との間の通
信を制御するソフトウェア・オペレーティング・システ
ムと一緒に通常、使用される。コンピュータ・ワークス
テーション・システムは、相互接続される構成要素の組
み合わせである。例えばマイクロプロセッサ１０は、デ
ータ・リンク１４によりデータ・バス２０に接続され、
データ・リンク１６によりアドレス・バス２２に接続さ
れる。追加のマイクロプロセッサ１０ｂ、１０ｃも同様
にプロセッサ・データ・バス２０、及びプロセッサ・ア
ドレス・バス２２に接続される。アービタ１２は一般に
プロセッサ１０からの要求を処理し、アクセスをデータ
・バス２０及びアドレス・バス２２に割当てる。本発明
の好適な実施例は、複数のプロセッサ１０ａ、１０ｂ、
１０ｃを含むが、代替実施例では単一のプロセッサを含
み得る。単一プロセッサ・システムはアービタ１２を必
要としない。
バスを用いて情報を互いに転送できる、少なくとも１つ
のマイクロプロセッサ及び少なくとも１つのＩ／Ｏ装置
を有するコンピュータ・ワークステーションの状況にお
いて実現される。コンピュータ・システムが図１に示さ
れ、これはマイクロプロセッサとＩ／Ｏ装置との間の通
信を制御するソフトウェア・オペレーティング・システ
ムと一緒に通常、使用される。コンピュータ・ワークス
テーション・システムは、相互接続される構成要素の組
み合わせである。例えばマイクロプロセッサ１０は、デ
ータ・リンク１４によりデータ・バス２０に接続され、
データ・リンク１６によりアドレス・バス２２に接続さ
れる。追加のマイクロプロセッサ１０ｂ、１０ｃも同様
にプロセッサ・データ・バス２０、及びプロセッサ・ア
ドレス・バス２２に接続される。アービタ１２は一般に
プロセッサ１０からの要求を処理し、アクセスをデータ
・バス２０及びアドレス・バス２２に割当てる。本発明
の好適な実施例は、複数のプロセッサ１０ａ、１０ｂ、
１０ｃを含むが、代替実施例では単一のプロセッサを含
み得る。単一プロセッサ・システムはアービタ１２を必
要としない。
【００１１】コンピュータ・ワークステーション・シス
テムは更に、少なくとも１つのシステム・メモリ・カー
ド４６またはメモリ・モジュールを含む。アービタ１２
がプロセッサ１０の要求に応答して、アクセスをデータ
・バス２０及びアドレス・バス２２上に割当てると、こ
うした要求は通常、データ・チップ３２及びアドレス・
チップ３４により実行されるメモリ制御装置論理により
処理される。メモリ制御装置は、メモリ／Ｉ／Ｏバス制
御装置３０と呼ばれる１構成要素内のＩ／Ｏバス制御装
置機能に選択的に結合される。メモリ／Ｉ／Ｏバス制御
装置３０は、プロセッサ１０のメモリ４６への、及びＩ
／Ｏメザニン（mezzanine）・バス３６へのアクセスを
制御する。Ｉ／Ｏメザニン・バス３６はデータ・リンク
３８により、１つ以上のＩ／Ｏブリッジ４０に接続さ
れ、それらの機能はメモリ／Ｉ／Ｏバス制御装置３０内
に組み込まれ得る。好適な実施例では、本発明の方法は
Ｉ／Ｏブリッジ４０内で実行される。エミュレーション
論理は、好適な実施例では、メモリ／Ｉ／Ｏバス制御装
置３０に内在するＩ／Ｏブリッジ４０により実行される
が、特定の支援機能はプロセッサ１０により実行されな
ければならない点に注意されたい。これらのプロセッサ
の機能は、図５、図６及び図１０の説明の中で詳述され
る。
テムは更に、少なくとも１つのシステム・メモリ・カー
ド４６またはメモリ・モジュールを含む。アービタ１２
がプロセッサ１０の要求に応答して、アクセスをデータ
・バス２０及びアドレス・バス２２上に割当てると、こ
うした要求は通常、データ・チップ３２及びアドレス・
チップ３４により実行されるメモリ制御装置論理により
処理される。メモリ制御装置は、メモリ／Ｉ／Ｏバス制
御装置３０と呼ばれる１構成要素内のＩ／Ｏバス制御装
置機能に選択的に結合される。メモリ／Ｉ／Ｏバス制御
装置３０は、プロセッサ１０のメモリ４６への、及びＩ
／Ｏメザニン（mezzanine）・バス３６へのアクセスを
制御する。Ｉ／Ｏメザニン・バス３６はデータ・リンク
３８により、１つ以上のＩ／Ｏブリッジ４０に接続さ
れ、それらの機能はメモリ／Ｉ／Ｏバス制御装置３０内
に組み込まれ得る。好適な実施例では、本発明の方法は
Ｉ／Ｏブリッジ４０内で実行される。エミュレーション
論理は、好適な実施例では、メモリ／Ｉ／Ｏバス制御装
置３０に内在するＩ／Ｏブリッジ４０により実行される
が、特定の支援機能はプロセッサ１０により実行されな
ければならない点に注意されたい。これらのプロセッサ
の機能は、図５、図６及び図１０の説明の中で詳述され
る。
【００１２】Ｉ／Ｏブリッジ４０が後述のようにトリガ
・コマンドを横取りし、プロセッサ１０が入出力（Ｉ／
Ｏ）装置６０との通信を要求する。Ｉ／Ｏブリッジ４０
は次にこれらの要求を処理し、Ｉ／Ｏ装置６０との間で
Ｉ／Ｏバス５０を介してデータのエミュレート式キャッ
シュライン・バースト転送を可能にする。この機能につ
いても、図７、図８の説明の中で述べられる。
・コマンドを横取りし、プロセッサ１０が入出力（Ｉ／
Ｏ）装置６０との通信を要求する。Ｉ／Ｏブリッジ４０
は次にこれらの要求を処理し、Ｉ／Ｏ装置６０との間で
Ｉ／Ｏバス５０を介してデータのエミュレート式キャッ
シュライン・バースト転送を可能にする。この機能につ
いても、図７、図８の説明の中で述べられる。
【００１３】図２は、本発明の実現において使用される
様々なレジスタ及びメモリ空間割当てを示す内部メモリ
・マップの概略図である。キャッシュライン・バッファ
・アドレス・レジスタ（"ＣＬＢＡＲ"）１００は、通
常、メモリ４６の外部にマップされ、データをＩ／Ｏ装
置６０に転送するために使用されるページ・アドレス１
１２を含む。ＣＬＢＡＲ１００内のページ・アドレス１
１２は、マップド・ページ１０８の初期メモリ・アドレ
スに対応する。
様々なレジスタ及びメモリ空間割当てを示す内部メモリ
・マップの概略図である。キャッシュライン・バッファ
・アドレス・レジスタ（"ＣＬＢＡＲ"）１００は、通
常、メモリ４６の外部にマップされ、データをＩ／Ｏ装
置６０に転送するために使用されるページ・アドレス１
１２を含む。ＣＬＢＡＲ１００内のページ・アドレス１
１２は、マップド・ページ１０８の初期メモリ・アドレ
スに対応する。
【００１４】Ｉ／Ｏターゲット・アドレス・レジス
タ（"ＩＯＴＡＲ"）１０２は、通常、キャッシュ不能メ
モリ内のＩ／Ｏアダプタ・アドレス１１４を含む。ＩＯ
ＴＡＲ１０２内のアドレス１１４は、Ｉ／Ｏ装置６０の
メモリ・マップドＩ／Ｏ空間内の初期アドレスに対応す
る。
タ（"ＩＯＴＡＲ"）１０２は、通常、キャッシュ不能メ
モリ内のＩ／Ｏアダプタ・アドレス１１４を含む。ＩＯ
ＴＡＲ１０２内のアドレス１１４は、Ｉ／Ｏ装置６０の
メモリ・マップドＩ／Ｏ空間内の初期アドレスに対応す
る。
【００１５】図２に関連して、好適な実施例は、複数の
ＣＬＢＡＲレジスタ１００及び複数のＩＯＴＡＲレジス
タ１０２を含む。指標Ｘ３０８が特定の所望のＣＬＢＡ
Ｒ１００／ＩＯＴＡＲ１０２レジスタ対をアクセスする
ためのオフセットとして使用される。
ＣＬＢＡＲレジスタ１００及び複数のＩＯＴＡＲレジス
タ１０２を含む。指標Ｘ３０８が特定の所望のＣＬＢＡ
Ｒ１００／ＩＯＴＡＲ１０２レジスタ対をアクセスする
ためのオフセットとして使用される。
【００１６】最後に、トリガ・アドレス空間１０４は、
図４に関連して後述されるトリガ・コマンドを復号する
ために、メモリ／Ｉ／Ｏバス制御装置３０により使用さ
れる所定のアドレス範囲である。
図４に関連して後述されるトリガ・コマンドを復号する
ために、メモリ／Ｉ／Ｏバス制御装置３０により使用さ
れる所定のアドレス範囲である。
【００１７】図３は、マイクロプロセッサ１０、マイク
ロプロセッサ・キャッシュ２００、Ｉ／Ｏブリッジ４０
及びＩ／Ｏバス５０との間のデータ流れの概略図であ
る。プロセッサ１０が指定の"マップド・ページ"１０８
を示すＣＬＢＡＲ１００の内容１１２に合致するアドレ
スから、データを送信または受信することを要求する場
合、Ｉ／Ｏブリッジ制御装置４０が命令を横取りし、後
述のＩ／Ｏバースト・エミュレーション論理を続け、結
局、適切な量のデータをＩ／Ｏバス５０を通じてキャッ
シュエミュレーション・バッファ１２０とＩ／Ｏ装置と
の間で転送する。それ以外では、システムは公知のよう
にメモリ４６に対してキャッシュライン操作を実行す
る。
ロプロセッサ・キャッシュ２００、Ｉ／Ｏブリッジ４０
及びＩ／Ｏバス５０との間のデータ流れの概略図であ
る。プロセッサ１０が指定の"マップド・ページ"１０８
を示すＣＬＢＡＲ１００の内容１１２に合致するアドレ
スから、データを送信または受信することを要求する場
合、Ｉ／Ｏブリッジ制御装置４０が命令を横取りし、後
述のＩ／Ｏバースト・エミュレーション論理を続け、結
局、適切な量のデータをＩ／Ｏバス５０を通じてキャッ
シュエミュレーション・バッファ１２０とＩ／Ｏ装置と
の間で転送する。それ以外では、システムは公知のよう
にメモリ４６に対してキャッシュライン操作を実行す
る。
【００１８】図４は、"トリガ"・コマンド３００のデー
タ形式を示す。トリガ・コマンド３００はプロセッサ１
０によりメモリ／Ｉ／Ｏバス制御装置３０に発行され
る。トリガ・コマンド３０の最左端ビット３０２は、メ
モリ／Ｉ／Ｏバス制御装置３０により、トリガ・コマン
ド３００を復号するために使用されるトリガ・アドレス
空間の範囲内のアドレスを含む。中間ビット３０４は所
望の操作のために使用されるＣＬＢＡＲ１００／ＩＯＴ
ＡＲ１０２アドレス対を示す数値指標を含む。最右端ビ
ット３０６は、所望の操作において転送されるデータの
バイト数を示す数値３１０を含む。
タ形式を示す。トリガ・コマンド３００はプロセッサ１
０によりメモリ／Ｉ／Ｏバス制御装置３０に発行され
る。トリガ・コマンド３０の最左端ビット３０２は、メ
モリ／Ｉ／Ｏバス制御装置３０により、トリガ・コマン
ド３００を復号するために使用されるトリガ・アドレス
空間の範囲内のアドレスを含む。中間ビット３０４は所
望の操作のために使用されるＣＬＢＡＲ１００／ＩＯＴ
ＡＲ１０２アドレス対を示す数値指標を含む。最右端ビ
ット３０６は、所望の操作において転送されるデータの
バイト数を示す数値３１０を含む。
【００１９】プロセッサ書込み操作：図５は、本方法の
書込み操作を開始するために、プロセッサ１０により実
行されるステップ４００を示すフローチャートである。
最初にプロセッサ１０は、メモリ／Ｉ／Ｏバス制御装置
３０内に指標化されるＣＬＢＡＲレジスタ１００を、メ
モリ・ページ１０８の実アドレス１１２により初期化し
ようとする（ステップ４０２）。同様にプロセッサ１０
は、メモリ／Ｉ／Ｏバス制御装置３０内のＩＯＴＡＲレ
ジスタ１０２を、ＰＣＩ空間１０６内のマップドＩ／Ｏ
アダプタの実アドレス１１４により初期化しようとする
（ステップ４０４）。指標Ｘ３０８は、操作のために使
用されるＣＬＢＡＲ１００／ＩＯＴＡＲ１０２レジスタ
対を決定するために使用される。これらの初期化要求４
０２、４０４は、メモリ／Ｉ／Ｏバス制御装置３０によ
り受信される点に注意されたい（図７、図８のステップ
６０２参照）。読出しまたは書込みが保留の場合（図
７、図８のステップ６０４参照）、初期化要求４０２、
４０４はメモリ／Ｉ／Ｏバス制御装置３０により拒絶さ
れ、プロセッサ１０により再試行されなければならない
（図７、図８のステップ６０６参照）。適切なＣＬＢＡ
Ｒ１００／ＩＯＴＡＲ１０２対の初期化が成功すると、
プロセッサは次に、書込み操作に使用されるプロセッサ
・キャッシュ２００内のライン２０２を割当てる（ステ
ップ４０６）。割当てられるキャッシュラインはページ
１０８に対応付けられ、そのアドレス１１２は指標化さ
れたＣＬＢＡＲレジスタ１００内にプログラムされる。
プロセッサ１０はポインタ（図示せず）を、キャッシュ
ライン２０２の開始アドレスを指し示すように初期化す
る（ステップ４０８）。内部キャッシュライン・バイト
カウント（図示せず）もまた、０にリセットされる（ス
テップ４０８）。プロセッサ１０は次に、プロセッサ・
ストアを用い、Ｉ／Ｏ装置６０に向けられるキャッシュ
ライン２０２内のデータをメモリ・ページ１０８に入力
する（ステップ４１０）。この時、メモリ・ページ１０
８のアドレス１１２は、現在使用されている指標化され
たＣＬＢＡＲ１００にロード済みである。各プロセッサ
・ストアにより、内部キャッシュライン・ポインタ（図
示せず）が更新される。内部キャッシュライン・バイト
カウント・レジスタ（図示せず）もまた、キャッシュラ
イン２０２に記憶されるデータのバイト数を反映するよ
うに更新される（ステップ４１２）。
書込み操作を開始するために、プロセッサ１０により実
行されるステップ４００を示すフローチャートである。
最初にプロセッサ１０は、メモリ／Ｉ／Ｏバス制御装置
３０内に指標化されるＣＬＢＡＲレジスタ１００を、メ
モリ・ページ１０８の実アドレス１１２により初期化し
ようとする（ステップ４０２）。同様にプロセッサ１０
は、メモリ／Ｉ／Ｏバス制御装置３０内のＩＯＴＡＲレ
ジスタ１０２を、ＰＣＩ空間１０６内のマップドＩ／Ｏ
アダプタの実アドレス１１４により初期化しようとする
（ステップ４０４）。指標Ｘ３０８は、操作のために使
用されるＣＬＢＡＲ１００／ＩＯＴＡＲ１０２レジスタ
対を決定するために使用される。これらの初期化要求４
０２、４０４は、メモリ／Ｉ／Ｏバス制御装置３０によ
り受信される点に注意されたい（図７、図８のステップ
６０２参照）。読出しまたは書込みが保留の場合（図
７、図８のステップ６０４参照）、初期化要求４０２、
４０４はメモリ／Ｉ／Ｏバス制御装置３０により拒絶さ
れ、プロセッサ１０により再試行されなければならない
（図７、図８のステップ６０６参照）。適切なＣＬＢＡ
Ｒ１００／ＩＯＴＡＲ１０２対の初期化が成功すると、
プロセッサは次に、書込み操作に使用されるプロセッサ
・キャッシュ２００内のライン２０２を割当てる（ステ
ップ４０６）。割当てられるキャッシュラインはページ
１０８に対応付けられ、そのアドレス１１２は指標化さ
れたＣＬＢＡＲレジスタ１００内にプログラムされる。
プロセッサ１０はポインタ（図示せず）を、キャッシュ
ライン２０２の開始アドレスを指し示すように初期化す
る（ステップ４０８）。内部キャッシュライン・バイト
カウント（図示せず）もまた、０にリセットされる（ス
テップ４０８）。プロセッサ１０は次に、プロセッサ・
ストアを用い、Ｉ／Ｏ装置６０に向けられるキャッシュ
ライン２０２内のデータをメモリ・ページ１０８に入力
する（ステップ４１０）。この時、メモリ・ページ１０
８のアドレス１１２は、現在使用されている指標化され
たＣＬＢＡＲ１００にロード済みである。各プロセッサ
・ストアにより、内部キャッシュライン・ポインタ（図
示せず）が更新される。内部キャッシュライン・バイト
カウント・レジスタ（図示せず）もまた、キャッシュラ
イン２０２に記憶されるデータのバイト数を反映するよ
うに更新される（ステップ４１２）。
【００２０】プロセッサ１０が、現書込み操作に対する
データをキャッシュライン２０２に入力し終わると（ス
テップ４１４）、プロセッサは全キャッシュライン２０
２のバースト・トランザクションにおいて、データをキ
ャッシュ２００からメモリ／Ｉ／Ｏバス制御装置３０に
強制的に転送する（ステップ４１６）。このアクション
はプロセッサ書込みコマンドを生成し、これがメモリ／
Ｉ／Ｏバス制御装置３０により横取りされて処理される
（図７、図８のステップ６８０参照）。キャッシュエミ
ュレーション・バッファ１２０の中間処理を開始するた
めに、プロセッサは図４に示される形式の書込みトリガ
・コマンド３００を発行する（ステップ４１８）。トリ
ガ・コマンド３００は、内部キャッシュライン・バイト
カウント（図示せず）の現在値３１０を最右端ビット３
０６に、また指標Ｘ３０８を中間ビット３０４に含む。
ステップ４０８乃至４１８は、プロセッサがもはや送信
すべきデータを有さなくなるまで、追加のＩ／Ｏ書込み
を達成するために繰り返され得る。
データをキャッシュライン２０２に入力し終わると（ス
テップ４１４）、プロセッサは全キャッシュライン２０
２のバースト・トランザクションにおいて、データをキ
ャッシュ２００からメモリ／Ｉ／Ｏバス制御装置３０に
強制的に転送する（ステップ４１６）。このアクション
はプロセッサ書込みコマンドを生成し、これがメモリ／
Ｉ／Ｏバス制御装置３０により横取りされて処理される
（図７、図８のステップ６８０参照）。キャッシュエミ
ュレーション・バッファ１２０の中間処理を開始するた
めに、プロセッサは図４に示される形式の書込みトリガ
・コマンド３００を発行する（ステップ４１８）。トリ
ガ・コマンド３００は、内部キャッシュライン・バイト
カウント（図示せず）の現在値３１０を最右端ビット３
０６に、また指標Ｘ３０８を中間ビット３０４に含む。
ステップ４０８乃至４１８は、プロセッサがもはや送信
すべきデータを有さなくなるまで、追加のＩ／Ｏ書込み
を達成するために繰り返され得る。
【００２１】プロセッサ読出し操作：図６は、本発明の
読出し操作を開始するために、プロセッサ１０により実
行されるステップ５００を示すフローチャートである。
最初にメモリ／Ｉ／Ｏバス制御装置３０内のＣＬＢＡＲ
レジスタ１００が、メモリ・ページ１０８の実アドレス
１１２により初期化される（ステップ５０２）。同様に
メモリ／Ｉ／Ｏバス制御装置３０内のＩＯＴＡＲレジス
タ１０２が、ＰＣＩ空間１０６内のマップドＩ／Ｏアダ
プタの実アドレス１１４により初期化される（ステップ
５０４）。指標Ｘ３０８は操作のために使用されるＣＬ
ＢＡＲ１００／ＩＯＴＡＲ１０２レジスタ対を決定する
ために使用される。初期化ステップ５０２、５０４は、
読出しまたは書込みが保留の場合（図７、図８のステッ
プ６０４、６０６参照）、メモリ／Ｉ／Ｏバス制御装置
３０により処理される。初期化が成功の場合、プロセッ
サ１０は図４に示される形式の読出しトリガ・コマンド
３００を発行する（ステップ５０６）。トリガ・コマン
ド３００の最右端ビット３０６内の数値３１０は、Ｉ／
Ｏ装置６０からプロセッサ・キャッシュ２００に転送さ
れるデータのバイト数を表す。ステップ５０６でプロセ
ッサ１０により発行される読出しトリガ・コマンドは、
キャッシュエミュレーション・バッファ１２０が既にフ
ルの場合、メモリ／Ｉ／Ｏバス制御装置３０により処理
されない（図７、図８のステップ６１６参照）。こうし
た状況では、プロセッサ１０は読出しトリガ・コマンド
を再試行しなければならない。
読出し操作を開始するために、プロセッサ１０により実
行されるステップ５００を示すフローチャートである。
最初にメモリ／Ｉ／Ｏバス制御装置３０内のＣＬＢＡＲ
レジスタ１００が、メモリ・ページ１０８の実アドレス
１１２により初期化される（ステップ５０２）。同様に
メモリ／Ｉ／Ｏバス制御装置３０内のＩＯＴＡＲレジス
タ１０２が、ＰＣＩ空間１０６内のマップドＩ／Ｏアダ
プタの実アドレス１１４により初期化される（ステップ
５０４）。指標Ｘ３０８は操作のために使用されるＣＬ
ＢＡＲ１００／ＩＯＴＡＲ１０２レジスタ対を決定する
ために使用される。初期化ステップ５０２、５０４は、
読出しまたは書込みが保留の場合（図７、図８のステッ
プ６０４、６０６参照）、メモリ／Ｉ／Ｏバス制御装置
３０により処理される。初期化が成功の場合、プロセッ
サ１０は図４に示される形式の読出しトリガ・コマンド
３００を発行する（ステップ５０６）。トリガ・コマン
ド３００の最右端ビット３０６内の数値３１０は、Ｉ／
Ｏ装置６０からプロセッサ・キャッシュ２００に転送さ
れるデータのバイト数を表す。ステップ５０６でプロセ
ッサ１０により発行される読出しトリガ・コマンドは、
キャッシュエミュレーション・バッファ１２０が既にフ
ルの場合、メモリ／Ｉ／Ｏバス制御装置３０により処理
されない（図７、図８のステップ６１６参照）。こうし
た状況では、プロセッサ１０は読出しトリガ・コマンド
を再試行しなければならない。
【００２２】"陳腐な（stale）"データを読出さないよ
うにするため、プロセッサは最初にプロセッサ・キャッ
シュライン２０２を無効にする（ステップ５０８）。プ
ロセッサ１０は、"データ・キャッシュ無効"命令を指標
化されたＣＬＢＡＲレジスタ１００に内在するアドレス
１１２に発行することにより、この無効化機能を達成す
る。メモリ／Ｉ／Ｏバス制御装置３０が、ステップ５０
６でプロセッサＩＯにより発行された読出しトリガ・コ
マンドを処理し、バースト転送を用いてＩ／Ｏからキャ
ッシュライン・バッファ１２０を充填すると（図９のス
テップ７０４、７０６参照）、キャッシュライン・バッ
ファ１２０がプロセッサ・キャッシュライン２０２に読
込まれる準備が整う。従って、プロセッサは読出し命令
を指標化されたＣＬＢＡＲレジスタ１００にロードされ
た実アドレス１１２に発行する（ステップ５１０）。こ
の操作は指標化されたＣＬＢＡＲレジスタ１００内のア
ドレス１１２に対応付けられるキャッシュライン・バッ
ファ１２０から、プロセッサ・キャッシュライン２０２
にデータのキャッシュライン・ブロックをダンプする機
能を実行する。プロセッサ１０は次にステップ５１２に
進み、キャッシュライン２０２内のデータを処理する。
プロセッサはもはやＩ／Ｏ読出しが不要となるまでステ
ップ５０６乃至５１２を繰り返し、追加のＩ／Ｏ読出し
を要求する。
うにするため、プロセッサは最初にプロセッサ・キャッ
シュライン２０２を無効にする（ステップ５０８）。プ
ロセッサ１０は、"データ・キャッシュ無効"命令を指標
化されたＣＬＢＡＲレジスタ１００に内在するアドレス
１１２に発行することにより、この無効化機能を達成す
る。メモリ／Ｉ／Ｏバス制御装置３０が、ステップ５０
６でプロセッサＩＯにより発行された読出しトリガ・コ
マンドを処理し、バースト転送を用いてＩ／Ｏからキャ
ッシュライン・バッファ１２０を充填すると（図９のス
テップ７０４、７０６参照）、キャッシュライン・バッ
ファ１２０がプロセッサ・キャッシュライン２０２に読
込まれる準備が整う。従って、プロセッサは読出し命令
を指標化されたＣＬＢＡＲレジスタ１００にロードされ
た実アドレス１１２に発行する（ステップ５１０）。こ
の操作は指標化されたＣＬＢＡＲレジスタ１００内のア
ドレス１１２に対応付けられるキャッシュライン・バッ
ファ１２０から、プロセッサ・キャッシュライン２０２
にデータのキャッシュライン・ブロックをダンプする機
能を実行する。プロセッサ１０は次にステップ５１２に
進み、キャッシュライン２０２内のデータを処理する。
プロセッサはもはやＩ／Ｏ読出しが不要となるまでステ
ップ５０６乃至５１２を繰り返し、追加のＩ／Ｏ読出し
を要求する。
【００２３】プロセッサ転送操作：特定のアプリケーシ
ョンでは、プロセッサ１０はメモリ／Ｉ／Ｏバス制御装
置３０に対して、あるＩ／Ｏ装置６０からキャッシュエ
ミュレーション・バッファ１２０にデータのバーストを
読出し、ＩＯＴＡＲ１０２を再プログラムし、プロセッ
サ・キャッシュ２００へのデータの転送を指令すること
無しに、別のＩ／Ｏ装置６０への書込みをトリガするよ
うに指令する。これはデータを圧縮または非圧縮した
り、データを符号化する上で特に有用な機能である。こ
の機能は本発明のＭＯＶＥ部分である。この機能に関連
するステップ８００が、図１０のフローチャートに示さ
れる。操作を開始するためにプロセッサ１０は、指標化
されたＣＬＢＡＲレジスタ１００をＭＯＶＥ操作におい
て使用されるメモリ・ページ１０８の実アドレス１１２
により初期化することを要求する（ステップ８０２）。
プロセッサ１０はまた、指標化されたＩＯＴＡＲレジス
タ１０２を、ＰＣＩ空間１０６内のＩ／Ｏアダプタの実
アドレス１１４により初期化することを要求する（ステ
ップ８０４）。このアドレス１１４はソースＩ／Ｏ装置
６０に対応する。プロセッサ読出し及び書込み機能に関
して、初期化ステップ８０２及び８０４は、読出しまた
は書込みが保留の場合（図７、図８のステップ６０４、
６０６参照）、メモリ／Ｉ／Ｏバス制御装置３０により
処理されない。初期化が成功の場合、プロセッサ１０
は、図４に示される形式の読出しトリガ・コマンド３０
０を発行する（ステップ８０６）。（このことはメモリ
／Ｉ／Ｏバス制御装置３０に対して、指標化されたＩＯ
ＴＡＲ１０２内に見い出されるＩ／Ｏアドレス１１４に
バースト読出しを発行し（ステップ７０４）、読出され
たデータをＣＬＢＡＲ１００内のメモリ・ページ・アド
レス１１２に対応付けられるキャッシュエミュレーショ
ン・バッファ１２０内に配置する（ステップ７０６）よ
うに指示する。図９参照。）プロセッサは次に、指標化
されたＩＯＴＡＲレジスタ１０２をターゲットＩ／Ｏ装
置６０の実アドレスにより初期化することを要求する
（ステップ８０８）。プロセッサは次に、書込みトリガ
をメモり／Ｉ／Ｏバス制御装置３０に発行する（ステッ
プ８１０）。（このことはメモリ／Ｉ／Ｏバス制御装置
３０に対して、キャッシュエミュレーション・バッファ
１２０内のデータをターゲットＩ／Ｏ装置６０に送信す
るように指示する（ステップ６１８）。図７、図８参
照。）ステップ８０４乃至８１０は、プロセッサがもは
や追加のＭＯＶＥ操作を要求しなくなるまで繰り返され
得る。
ョンでは、プロセッサ１０はメモリ／Ｉ／Ｏバス制御装
置３０に対して、あるＩ／Ｏ装置６０からキャッシュエ
ミュレーション・バッファ１２０にデータのバーストを
読出し、ＩＯＴＡＲ１０２を再プログラムし、プロセッ
サ・キャッシュ２００へのデータの転送を指令すること
無しに、別のＩ／Ｏ装置６０への書込みをトリガするよ
うに指令する。これはデータを圧縮または非圧縮した
り、データを符号化する上で特に有用な機能である。こ
の機能は本発明のＭＯＶＥ部分である。この機能に関連
するステップ８００が、図１０のフローチャートに示さ
れる。操作を開始するためにプロセッサ１０は、指標化
されたＣＬＢＡＲレジスタ１００をＭＯＶＥ操作におい
て使用されるメモリ・ページ１０８の実アドレス１１２
により初期化することを要求する（ステップ８０２）。
プロセッサ１０はまた、指標化されたＩＯＴＡＲレジス
タ１０２を、ＰＣＩ空間１０６内のＩ／Ｏアダプタの実
アドレス１１４により初期化することを要求する（ステ
ップ８０４）。このアドレス１１４はソースＩ／Ｏ装置
６０に対応する。プロセッサ読出し及び書込み機能に関
して、初期化ステップ８０２及び８０４は、読出しまた
は書込みが保留の場合（図７、図８のステップ６０４、
６０６参照）、メモリ／Ｉ／Ｏバス制御装置３０により
処理されない。初期化が成功の場合、プロセッサ１０
は、図４に示される形式の読出しトリガ・コマンド３０
０を発行する（ステップ８０６）。（このことはメモリ
／Ｉ／Ｏバス制御装置３０に対して、指標化されたＩＯ
ＴＡＲ１０２内に見い出されるＩ／Ｏアドレス１１４に
バースト読出しを発行し（ステップ７０４）、読出され
たデータをＣＬＢＡＲ１００内のメモリ・ページ・アド
レス１１２に対応付けられるキャッシュエミュレーショ
ン・バッファ１２０内に配置する（ステップ７０６）よ
うに指示する。図９参照。）プロセッサは次に、指標化
されたＩＯＴＡＲレジスタ１０２をターゲットＩ／Ｏ装
置６０の実アドレスにより初期化することを要求する
（ステップ８０８）。プロセッサは次に、書込みトリガ
をメモり／Ｉ／Ｏバス制御装置３０に発行する（ステッ
プ８１０）。（このことはメモリ／Ｉ／Ｏバス制御装置
３０に対して、キャッシュエミュレーション・バッファ
１２０内のデータをターゲットＩ／Ｏ装置６０に送信す
るように指示する（ステップ６１８）。図７、図８参
照。）ステップ８０４乃至８１０は、プロセッサがもは
や追加のＭＯＶＥ操作を要求しなくなるまで繰り返され
得る。
【００２４】メモリ制御装置の操作：図７、図８は、本
方法においてメモリ／Ｉ／Ｏバス制御装置３０（特にＩ
／Ｏブリッジ・ユニット４０）により実行される機能の
フローチャートである。メモリ／Ｉ／Ｏバス制御装置３
０は、４つの基本クラスの機能を実行する。それらは、
１）ＣＬＢＡＲ１００及びＩＯＴＡＲ１０２レジスタ内
容１１２、１１４の初期化、２）トリガ・コマンド３０
０の処理、３）プロセッサ１０からのキャッシュライ
ン"読出し"コマンドの処理、４）プロセッサ１０からの
キャッシュライン"書込み"コマンドの処理である。図
７、図８のステップ６０２乃至６０８により示される初
期化は比較的小さな機能であり、本方法のメモリ／Ｉ／
Ｏバス制御装置３０の大部分は、トリガ・コマンド３０
０、"読出し"コマンド及び"書込み"コマンドの処理に関
連する。
方法においてメモリ／Ｉ／Ｏバス制御装置３０（特にＩ
／Ｏブリッジ・ユニット４０）により実行される機能の
フローチャートである。メモリ／Ｉ／Ｏバス制御装置３
０は、４つの基本クラスの機能を実行する。それらは、
１）ＣＬＢＡＲ１００及びＩＯＴＡＲ１０２レジスタ内
容１１２、１１４の初期化、２）トリガ・コマンド３０
０の処理、３）プロセッサ１０からのキャッシュライ
ン"読出し"コマンドの処理、４）プロセッサ１０からの
キャッシュライン"書込み"コマンドの処理である。図
７、図８のステップ６０２乃至６０８により示される初
期化は比較的小さな機能であり、本方法のメモリ／Ｉ／
Ｏバス制御装置３０の大部分は、トリガ・コマンド３０
０、"読出し"コマンド及び"書込み"コマンドの処理に関
連する。
【００２５】初期化：プロセッサ１０が、ＣＬＢＡＲ１
００またはＩＯＴＡＲ１０２レジスタに割当てられるア
ドレス範囲に対応するアドレスへの読出し、またはそこ
からの書込みを試行するとき、こうした試行がメモリ／
Ｉ／Ｏバス制御装置３０により横取りされる。メモリ／
Ｉ／Ｏバス制御装置３０は、プロセッサ１０の試行した
読出しまたは書込みが、これらのレジスタ１００、１０
２の１つに向けられるか否かをチェックする（ステップ
６０２）。向けられる場合、メモリ／Ｉ／Ｏバス制御装
置３０はキャッシュライン・バースト読出しまたは書込
みエミュレーション操作が進行中か否かを判断する（ス
テップ６０４）。（トリガ・コマンドを処理するとき、
メモリ／Ｉ／Ｏバス制御装置３０はこれらの"保留"標識
をセットし、レジスタ１００、１０２への読出しまたは
それらからの書込みを禁止する。図７、図８のステップ
６１４及び図９のステップ７０２参照。）キャッシュラ
イン・バースト読出しまたは書込みエミュレーション操
作が進行中の場合、メモリ／Ｉ／Ｏバス制御装置３０は
読出しまたは書込みを拒絶し、プロセッサ１０に操作を
再試行させる（ステップ６０６）。読出しまたは書込み
が保留の場合、メモリ／Ｉ／Ｏバス制御装置３０は、Ｃ
ＬＢＡＲ１００またはＩＯＴＡＲ１０２レジスタの内容
１１２または１１４をプロセッサ１０により要求される
ように更新する。
００またはＩＯＴＡＲ１０２レジスタに割当てられるア
ドレス範囲に対応するアドレスへの読出し、またはそこ
からの書込みを試行するとき、こうした試行がメモリ／
Ｉ／Ｏバス制御装置３０により横取りされる。メモリ／
Ｉ／Ｏバス制御装置３０は、プロセッサ１０の試行した
読出しまたは書込みが、これらのレジスタ１００、１０
２の１つに向けられるか否かをチェックする（ステップ
６０２）。向けられる場合、メモリ／Ｉ／Ｏバス制御装
置３０はキャッシュライン・バースト読出しまたは書込
みエミュレーション操作が進行中か否かを判断する（ス
テップ６０４）。（トリガ・コマンドを処理するとき、
メモリ／Ｉ／Ｏバス制御装置３０はこれらの"保留"標識
をセットし、レジスタ１００、１０２への読出しまたは
それらからの書込みを禁止する。図７、図８のステップ
６１４及び図９のステップ７０２参照。）キャッシュラ
イン・バースト読出しまたは書込みエミュレーション操
作が進行中の場合、メモリ／Ｉ／Ｏバス制御装置３０は
読出しまたは書込みを拒絶し、プロセッサ１０に操作を
再試行させる（ステップ６０６）。読出しまたは書込み
が保留の場合、メモリ／Ｉ／Ｏバス制御装置３０は、Ｃ
ＬＢＡＲ１００またはＩＯＴＡＲ１０２レジスタの内容
１１２または１１４をプロセッサ１０により要求される
ように更新する。
【００２６】トリガ・コマンド：Ｉ／Ｏ装置６０とのエ
ミュレート式バースト・キャッシュライン通信は、２ス
テップのプロセスである。最後のステップ、すなわちプ
ロセッサ・キャッシュ２００へのまたはそこからのデー
タの伝送が発生するために中間ステップが実行されなけ
ればならない。"トリガ"・コマンド３００の処理は、こ
の中間ステップを表す。この中間ステップは、書込み操
作における内部キャッシュエミュレーション・バッファ
１２０からＩ／Ｏ装置６０へのデータのダンピングを含
む。読出し操作では、中間ステップはＩ／Ｏ装置６０か
ら内部キャッシュエミュレーション・バッファ１２０へ
のデータのフェッチを含む。トリガ・コマンド３００は
メモリ／Ｉ／Ｏバス制御装置３０に対して、Ｉ／Ｏ装置
６０から内部キャッシュエミュレーション・バッファ１
２０に、或いはその逆に転送されるデータのバイト数３
１０、及び使用されるＣＬＢＡＲ１００／ＩＯＴＡＲ１
０２レジスタ対を示す。指標化されたＩＯＴＡＲレジス
タ１０２内のアドレス１１４は、メモリ／Ｉ／Ｏバス制
御装置３０に操作に関わるＩ／Ｏ装置６０を示す。指標
化されたＣＬＢＡＲレジスタ１００内のアドレス１１２
は、メモリ／Ｉ／Ｏバス制御装置３０に、操作に関わる
マップド・ページ１０８を示す。プロセッサＩＯからの
トリガ・コマンド３００の受信に際してメモリ／Ｉ／Ｏ
バス制御装置３０は、最左端ビット３０２がトリガ・コ
マンド空間１０４として割当てられるアドレス範囲内の
アドレスを含むことを判断することにより、それをトリ
ガ・コマンドとして認識する（ステップ６１０）。これ
らのアドレス１０４は、メモリ／Ｉ／Ｏバス制御装置３
０により、トリガ・コマンド３００を復号するために使
用される。メモリ／Ｉ／Ｏバス制御装置３０が読出しト
リガを受信した場合、メモリ／Ｉ／Ｏバス制御装置３０
は図９に関連して後述されるように読出しトリガ操作を
実行する。メモリ／Ｉ／Ｏバス制御装置３０が書込みト
リガを受信した場合、メモリ／Ｉ／Ｏバス制御装置３０
は次のように、中間Ｉ／Ｏバッファ・ダンプ・ステップ
を実行する。
ミュレート式バースト・キャッシュライン通信は、２ス
テップのプロセスである。最後のステップ、すなわちプ
ロセッサ・キャッシュ２００へのまたはそこからのデー
タの伝送が発生するために中間ステップが実行されなけ
ればならない。"トリガ"・コマンド３００の処理は、こ
の中間ステップを表す。この中間ステップは、書込み操
作における内部キャッシュエミュレーション・バッファ
１２０からＩ／Ｏ装置６０へのデータのダンピングを含
む。読出し操作では、中間ステップはＩ／Ｏ装置６０か
ら内部キャッシュエミュレーション・バッファ１２０へ
のデータのフェッチを含む。トリガ・コマンド３００は
メモリ／Ｉ／Ｏバス制御装置３０に対して、Ｉ／Ｏ装置
６０から内部キャッシュエミュレーション・バッファ１
２０に、或いはその逆に転送されるデータのバイト数３
１０、及び使用されるＣＬＢＡＲ１００／ＩＯＴＡＲ１
０２レジスタ対を示す。指標化されたＩＯＴＡＲレジス
タ１０２内のアドレス１１４は、メモリ／Ｉ／Ｏバス制
御装置３０に操作に関わるＩ／Ｏ装置６０を示す。指標
化されたＣＬＢＡＲレジスタ１００内のアドレス１１２
は、メモリ／Ｉ／Ｏバス制御装置３０に、操作に関わる
マップド・ページ１０８を示す。プロセッサＩＯからの
トリガ・コマンド３００の受信に際してメモリ／Ｉ／Ｏ
バス制御装置３０は、最左端ビット３０２がトリガ・コ
マンド空間１０４として割当てられるアドレス範囲内の
アドレスを含むことを判断することにより、それをトリ
ガ・コマンドとして認識する（ステップ６１０）。これ
らのアドレス１０４は、メモリ／Ｉ／Ｏバス制御装置３
０により、トリガ・コマンド３００を復号するために使
用される。メモリ／Ｉ／Ｏバス制御装置３０が読出しト
リガを受信した場合、メモリ／Ｉ／Ｏバス制御装置３０
は図９に関連して後述されるように読出しトリガ操作を
実行する。メモリ／Ｉ／Ｏバス制御装置３０が書込みト
リガを受信した場合、メモリ／Ｉ／Ｏバス制御装置３０
は次のように、中間Ｉ／Ｏバッファ・ダンプ・ステップ
を実行する。
【００２７】第１に、メモリ／Ｉ／Ｏバス制御装置３０
は、書込み保留ラッチ（図示せず）をセットし、プロセ
ッサ１０がＣＬＢＡＲ１００またはＩＯＴＡＲ１０２レ
ジスタに読出すまたはそれらから書込むことを禁止する
（ステップ６１４）。書込み保留ラッチは、制御装置書
込みコマンドの処理にも不可欠である（図７、図８のス
テップ６８８参照）。指標化されたＣＬＢＡＲレジスタ
１００内のアドレス１１２に対応するキャッシュエミュ
レーション・バッファ１２０がフルの場合（ステップ６
１６）、バッファはＩ／Ｏ装置６０への伝送の準備が整
う。従って、メモリ／Ｉ／Ｏバス制御装置３０は、ＩＯ
ＴＡＲレジスタ１０２内のアドレス１１４にバースト転
送を実行することにより、データをこうしたキャッシュ
エミュレーション・バッファ１２０からＩ／Ｏ装置６０
へ送信する（ステップ６１８）。メモリ／Ｉ／Ｏバス制
御装置３０はこの時、書込みトリガ・コマンド３００内
に示されるバイト数３１０のデータをＩ／Ｏバス５０を
介して、ＰＣＩ空間１０６内のアダプタに転送する。デ
ータのこの転送の後、メモリ／Ｉ／Ｏバス制御装置３０
は、"バッファ・フル"標識（図示せず）及び書込み保留
ラッチ（図示せず）をリセットする（ステップ６２
０）。本方法のこの部分により、メモリ／Ｉ／Ｏバス制
御装置３０はキャッシュライン書込みを横取りし、Ｉ／
Ｏ装置６０に適切なバイト長のバースト転送を実行する
中間ステップを実行する。
は、書込み保留ラッチ（図示せず）をセットし、プロセ
ッサ１０がＣＬＢＡＲ１００またはＩＯＴＡＲ１０２レ
ジスタに読出すまたはそれらから書込むことを禁止する
（ステップ６１４）。書込み保留ラッチは、制御装置書
込みコマンドの処理にも不可欠である（図７、図８のス
テップ６８８参照）。指標化されたＣＬＢＡＲレジスタ
１００内のアドレス１１２に対応するキャッシュエミュ
レーション・バッファ１２０がフルの場合（ステップ６
１６）、バッファはＩ／Ｏ装置６０への伝送の準備が整
う。従って、メモリ／Ｉ／Ｏバス制御装置３０は、ＩＯ
ＴＡＲレジスタ１０２内のアドレス１１４にバースト転
送を実行することにより、データをこうしたキャッシュ
エミュレーション・バッファ１２０からＩ／Ｏ装置６０
へ送信する（ステップ６１８）。メモリ／Ｉ／Ｏバス制
御装置３０はこの時、書込みトリガ・コマンド３００内
に示されるバイト数３１０のデータをＩ／Ｏバス５０を
介して、ＰＣＩ空間１０６内のアダプタに転送する。デ
ータのこの転送の後、メモリ／Ｉ／Ｏバス制御装置３０
は、"バッファ・フル"標識（図示せず）及び書込み保留
ラッチ（図示せず）をリセットする（ステップ６２
０）。本方法のこの部分により、メモリ／Ｉ／Ｏバス制
御装置３０はキャッシュライン書込みを横取りし、Ｉ／
Ｏ装置６０に適切なバイト長のバースト転送を実行する
中間ステップを実行する。
【００２８】プロセッサ１０は任意の順序で、書込みト
リガ・コマンドを発行し（ステップ４１８）、キャッシ
ュラインを書込むことができる（ステップ４１６）。し
かしながら、両者はキャッシュエミュレーション・バッ
ファ１２０内のデータが、Ｉ／Ｏ装置６０に送信される
（ステップ６１８）以前に発生しなければならない。こ
のことが、書込みトリガ・コマンドの受信に際して（ス
テップ６１０）、チェック６１６でバッファ１２０が充
填済みであることを確認し、また書込みコマンドの受信
に際して（ステップ６８０）、チェック６８８で書込み
トリガ・コマンドが受信済みであることを確認する理由
である。
リガ・コマンドを発行し（ステップ４１８）、キャッシ
ュラインを書込むことができる（ステップ４１６）。し
かしながら、両者はキャッシュエミュレーション・バッ
ファ１２０内のデータが、Ｉ／Ｏ装置６０に送信される
（ステップ６１８）以前に発生しなければならない。こ
のことが、書込みトリガ・コマンドの受信に際して（ス
テップ６１０）、チェック６１６でバッファ１２０が充
填済みであることを確認し、また書込みコマンドの受信
に際して（ステップ６８０）、チェック６８８で書込み
トリガ・コマンドが受信済みであることを確認する理由
である。
【００２９】読出しトリガが受信された場合（ステップ
６１２）、メモリ／Ｉ／Ｏバス制御装置３０は、図９に
示されるステップ７００乃至７１０を実行する。メモリ
／Ｉ／Ｏバス制御装置３０は、中間エミュレート式キャ
ッシュライン・バースト読出し操作が、既に保留である
か否かを判断する（ステップ７００）。保留の場合、メ
モリ／Ｉ／Ｏバス制御装置３０は、制御装置３０からの
読出しトリガ伝送を拒絶し、プロセッサ１０に伝送を再
試行するように指示する（ステップ７１０）。中間キャ
ッシュライン・バースト・エミュレーション読出しが以
前に進行中でなかった場合、メモリ／Ｉ／Ｏバス制御装
置３０は伝送を受諾し、"読出し保留"ラッチ（図示せ
ず）をセットすることにより（ステップ７０２）、読出
しエミュレーションを開始する。メモリ／Ｉ／Ｏバス制
御装置３０は次に、指標化されたＩＯＴＡＲ１０２に内
在するアドレス１１４に相当するＩ／Ｏ装置６０に読出
しバーストを発行することにより、中間読出しを実行す
る（ステップ７０４）。この伝送は、以前にメモり／Ｉ
／Ｏバス制御装置３０により復号された（ステップ６１
０、６１２）読出しトリガ・コマンドの最右端バイト３
０５により示されるバイト数３１０のデータを受信す
る。中間Ｉ／Ｏ読出し操作（ステップ７０４）の間に受
信されるデータが、指標化されたＣＬＢＡＲレジスタ１
００内のアドレス１１２に対応付けられるキャッシュエ
ミュレーション・バッファ１２０に記憶される（ステッ
プ７０６）。メモリ／Ｉ／Ｏバス制御装置３０は次
に、"バッファ・フル"・ラッチ（図示せず）をセットし
（ステップ７０６）、中間読出しステップが完了したこ
と、従ってデータがプロセッサ・キャッシュ２００に伝
送される準備が整ったことを示す。中間読出しステップ
が完了したので、メモリ／Ｉ／Ｏバス制御装置３０は"
読出し保留"ラッチ（図示せず）をリセットする。
６１２）、メモリ／Ｉ／Ｏバス制御装置３０は、図９に
示されるステップ７００乃至７１０を実行する。メモリ
／Ｉ／Ｏバス制御装置３０は、中間エミュレート式キャ
ッシュライン・バースト読出し操作が、既に保留である
か否かを判断する（ステップ７００）。保留の場合、メ
モリ／Ｉ／Ｏバス制御装置３０は、制御装置３０からの
読出しトリガ伝送を拒絶し、プロセッサ１０に伝送を再
試行するように指示する（ステップ７１０）。中間キャ
ッシュライン・バースト・エミュレーション読出しが以
前に進行中でなかった場合、メモリ／Ｉ／Ｏバス制御装
置３０は伝送を受諾し、"読出し保留"ラッチ（図示せ
ず）をセットすることにより（ステップ７０２）、読出
しエミュレーションを開始する。メモリ／Ｉ／Ｏバス制
御装置３０は次に、指標化されたＩＯＴＡＲ１０２に内
在するアドレス１１４に相当するＩ／Ｏ装置６０に読出
しバーストを発行することにより、中間読出しを実行す
る（ステップ７０４）。この伝送は、以前にメモり／Ｉ
／Ｏバス制御装置３０により復号された（ステップ６１
０、６１２）読出しトリガ・コマンドの最右端バイト３
０５により示されるバイト数３１０のデータを受信す
る。中間Ｉ／Ｏ読出し操作（ステップ７０４）の間に受
信されるデータが、指標化されたＣＬＢＡＲレジスタ１
００内のアドレス１１２に対応付けられるキャッシュエ
ミュレーション・バッファ１２０に記憶される（ステッ
プ７０６）。メモリ／Ｉ／Ｏバス制御装置３０は次
に、"バッファ・フル"・ラッチ（図示せず）をセットし
（ステップ７０６）、中間読出しステップが完了したこ
と、従ってデータがプロセッサ・キャッシュ２００に伝
送される準備が整ったことを示す。中間読出しステップ
が完了したので、メモリ／Ｉ／Ｏバス制御装置３０は"
読出し保留"ラッチ（図示せず）をリセットする。
【００３０】読出しコマンド：図６に関連して上述した
ように、本方法の読出し部分の間にプロセッサ１０は"
読出しトリガ"・コマンドを発行して（ステップ５０
６）、中間バッファ処理を開始し（ステップ５０８）、
次に読出し命令（"読出しコマンド"）を、指標化された
ＣＬＢＡＲレジスタ１００にロードされた実アドレス１
１２に発行する（ステップ５１０）。この読出しコマン
ドのメモリ／Ｉ／Ｏバス制御装置３０による処理に対応
付けられるステップ６５０乃至６６０が、図７、図８に
示される。
ように、本方法の読出し部分の間にプロセッサ１０は"
読出しトリガ"・コマンドを発行して（ステップ５０
６）、中間バッファ処理を開始し（ステップ５０８）、
次に読出し命令（"読出しコマンド"）を、指標化された
ＣＬＢＡＲレジスタ１００にロードされた実アドレス１
１２に発行する（ステップ５１０）。この読出しコマン
ドのメモリ／Ｉ／Ｏバス制御装置３０による処理に対応
付けられるステップ６５０乃至６６０が、図７、図８に
示される。
【００３１】メモリ／Ｉ／Ｏバス制御装置３０が、読出
しコマンドがプロセッサ１０から制御装置３０に発行さ
れた（ステップ５１０）と判断すると（ステップ６５
０）、メモリ／Ｉ／Ｏバス制御装置３０は、プロセッサ
１０がＣＬＢＡＲレジスタ１００として割当てられたア
ドレス範囲内のアドレスから読出そうとしたか否かをチ
ェックする（ステップ６５２）。そうでない場合、読出
しは正規のキャッシュライン読出し操作として、公知の
ように処理される（ステップ６７０）。読出しコマンド
がＣＬＢＡＲ１００に対して試行した場合、メモリ／Ｉ
／Ｏバス制御装置３０はそれを横取りし、ステップ６５
４乃至６６０を次のように実行する。
しコマンドがプロセッサ１０から制御装置３０に発行さ
れた（ステップ５１０）と判断すると（ステップ６５
０）、メモリ／Ｉ／Ｏバス制御装置３０は、プロセッサ
１０がＣＬＢＡＲレジスタ１００として割当てられたア
ドレス範囲内のアドレスから読出そうとしたか否かをチ
ェックする（ステップ６５２）。そうでない場合、読出
しは正規のキャッシュライン読出し操作として、公知の
ように処理される（ステップ６７０）。読出しコマンド
がＣＬＢＡＲ１００に対して試行した場合、メモリ／Ｉ
／Ｏバス制御装置３０はそれを横取りし、ステップ６５
４乃至６６０を次のように実行する。
【００３２】最初に、メモリ／Ｉ／Ｏバス制御装置３０
は、指標化されたＣＬＢＡＲ１００に対応付けられるキ
ャッシュエミュレーション・バッファ１２０がフルか否
か、すなわちプロセッサ１０への伝送の準備が整ってい
るか否かを判断する（ステップ６５４）。フルの場合、
キャッシュエミュレーション・バッファ１２０内のデー
タが、プロセッサ１０にバーストにより送信され（ステ
ップ６５６）、エミュレーション方法の第２のステップ
が完了する。キャッシュエミュレーション・バッファ１
２０がフルでない場合、メモリ／Ｉ／Ｏバス制御装置３
０は、バッファ１２０のステータスをポーリングし続け
ることにより（ステップ６５４）、バッファ１２０がＩ
／Ｏ装置６０からフルになるのを待機する（すなわち、
中間バッファ充填ステップがまだ完了していない）。本
方法のエラー・チェック機構は、キャッシュエミュレー
ション・バッファ１２０が空であるが、中間処理が発生
していない場合、メモリ／Ｉ／Ｏバス制御装置３０に読
出しコマンドを拒否するように指示する。こうした場合
では、メモリ／Ｉ／Ｏバス制御装置３０が、"読出し保
留"ラッチ（図示せず）がリセットされている（図９の
ステップ７０８参照）ことを検出すると（ステップ６５
８）、プロセッサ１０は操作を再試行するように強要さ
れる（ステップ６６０）。読出しの成功の後、Ｉ／Ｏ装
置６０から更にデータが所望される場合、本方法はプロ
セッサ１０が別の読出しトリガ・コマンド３００を発行
することを可能にする一方で（ステップ５０６）、同時
に、以前の読出し転送（ステップ６５６）において受信
されたキャッシュライン２０２データを処理する。この
オーバラップは、従来のＩ／Ｏ通信機構において可能で
なかった効率的な"パイプライン"効果を可能にする。
は、指標化されたＣＬＢＡＲ１００に対応付けられるキ
ャッシュエミュレーション・バッファ１２０がフルか否
か、すなわちプロセッサ１０への伝送の準備が整ってい
るか否かを判断する（ステップ６５４）。フルの場合、
キャッシュエミュレーション・バッファ１２０内のデー
タが、プロセッサ１０にバーストにより送信され（ステ
ップ６５６）、エミュレーション方法の第２のステップ
が完了する。キャッシュエミュレーション・バッファ１
２０がフルでない場合、メモリ／Ｉ／Ｏバス制御装置３
０は、バッファ１２０のステータスをポーリングし続け
ることにより（ステップ６５４）、バッファ１２０がＩ
／Ｏ装置６０からフルになるのを待機する（すなわち、
中間バッファ充填ステップがまだ完了していない）。本
方法のエラー・チェック機構は、キャッシュエミュレー
ション・バッファ１２０が空であるが、中間処理が発生
していない場合、メモリ／Ｉ／Ｏバス制御装置３０に読
出しコマンドを拒否するように指示する。こうした場合
では、メモリ／Ｉ／Ｏバス制御装置３０が、"読出し保
留"ラッチ（図示せず）がリセットされている（図９の
ステップ７０８参照）ことを検出すると（ステップ６５
８）、プロセッサ１０は操作を再試行するように強要さ
れる（ステップ６６０）。読出しの成功の後、Ｉ／Ｏ装
置６０から更にデータが所望される場合、本方法はプロ
セッサ１０が別の読出しトリガ・コマンド３００を発行
することを可能にする一方で（ステップ５０６）、同時
に、以前の読出し転送（ステップ６５６）において受信
されたキャッシュライン２０２データを処理する。この
オーバラップは、従来のＩ／Ｏ通信機構において可能で
なかった効率的な"パイプライン"効果を可能にする。
【００３３】書込コマンド：図５に関連して上述したよ
うに、本方法の書込み部分の間、プロセッサ１０は、書
込み操作において転送されるキャッシュライン２０２を
充填する際、キャッシュ２００からデータを強制的に取
り出そうとする（図５のステップ４１６参照）。このア
クション４１６は、メモリ／Ｉ／Ｏバス制御装置３０に
より受信される書込みコマンドを生成する。こうした書
込みコマンドのメモリ／Ｉ／Ｏバス制御装置３０による
処理が、図７、図８のステップ６７０乃至６８８に示さ
れる。
うに、本方法の書込み部分の間、プロセッサ１０は、書
込み操作において転送されるキャッシュライン２０２を
充填する際、キャッシュ２００からデータを強制的に取
り出そうとする（図５のステップ４１６参照）。このア
クション４１６は、メモリ／Ｉ／Ｏバス制御装置３０に
より受信される書込みコマンドを生成する。こうした書
込みコマンドのメモリ／Ｉ／Ｏバス制御装置３０による
処理が、図７、図８のステップ６７０乃至６８８に示さ
れる。
【００３４】書込みコマンドの受信に際してメモリ／Ｉ
／Ｏバス制御装置３０は、試行される書込みのメモリ・
アドレスが、指標化されたＣＬＢＡＲレジスタ１００内
にプログラムされたアドレス１１２であるか否かを判断
する（ステップ６８２）。そうである場合、メモリ／Ｉ
／Ｏバス制御装置３０はデータを横取りし、それを指標
化されたＣＬＢＡＲレジスタ１００に対応付けられるキ
ャッシュエミュレーション・バッファ１２０に記憶す
る。メモリ／Ｉ／Ｏバス制御装置３０は次に、"バッフ
ァ・フル"・ラッチ（図示せず）をセットすることによ
り（ステップ６８６）、指標化されたＣＬＢＡＲレジス
タ１００内のアドレス１１２に対応付けられるキャッシ
ュエミュレーション・バッファ１２０をフルとマークす
る。
／Ｏバス制御装置３０は、試行される書込みのメモリ・
アドレスが、指標化されたＣＬＢＡＲレジスタ１００内
にプログラムされたアドレス１１２であるか否かを判断
する（ステップ６８２）。そうである場合、メモリ／Ｉ
／Ｏバス制御装置３０はデータを横取りし、それを指標
化されたＣＬＢＡＲレジスタ１００に対応付けられるキ
ャッシュエミュレーション・バッファ１２０に記憶す
る。メモリ／Ｉ／Ｏバス制御装置３０は次に、"バッフ
ァ・フル"・ラッチ（図示せず）をセットすることによ
り（ステップ６８６）、指標化されたＣＬＢＡＲレジス
タ１００内のアドレス１１２に対応付けられるキャッシ
ュエミュレーション・バッファ１２０をフルとマークす
る。
【００３５】プロセッサ１０は任意の順序で、書込みト
リガ・コマンドを発行し（ステップ４１８）、キャッシ
ュラインを書込むことができる（ステップ４１６）。そ
の結果、メモリ／Ｉ／Ｏバス制御装置３０は、プロセッ
サ１０からの書込みコマンドの処理に際して（ステップ
６８０乃至６８８）、書込みトリガ・コマンドが受信済
みであることを保証しなければならない。そのために、
メモリ／Ｉ／Ｏバス制御装置１０は、キャッシュエミュ
レーション・バッファを充填した後（ステップ６８４、
６８５）、書込みが保留（すなわち、書込みトリガが前
に受信された）か否かをチェックする（ステップ６８
８）。ここでメモリ／Ｉ／Ｏバス制御装置３０は、書込
みトリガ・コマンドの受信に際して（ステップ６１
０）、書込み保留ラッチをセットする（ステップ６１
４）点に注意されたい。従って、１）プロセッサ１０が
キャッシュライン２０２データをキャッシュエミュレー
ション・バッファ１２０に書込み済みであり、２）書込
みトリガが受信済みの場合、メモリ／Ｉ／Ｏバス制御装
置３０は、データをキャッシュエミュレーション・バッ
ファ１２０からＩ／Ｏ装置に送信し（ステップ６１
８）、"バッファ・フル"・ラッチ（図示せず）及び"書
込み保留"ラッチ（図示せず）をリセットする（ステッ
プ６２０）。もちろん、メモリ／Ｉ／Ｏバス制御装置３
０により横取りされた書込みコマンド（ステップ６８
０）が、指標化されたＣＬＢＡＲレジスタ１００内のア
ドレス１１２に書込もうとしない場合には、正規のキャ
ッシュライン書込み操作が公知のように実行される（ス
テップ６７０）。
リガ・コマンドを発行し（ステップ４１８）、キャッシ
ュラインを書込むことができる（ステップ４１６）。そ
の結果、メモリ／Ｉ／Ｏバス制御装置３０は、プロセッ
サ１０からの書込みコマンドの処理に際して（ステップ
６８０乃至６８８）、書込みトリガ・コマンドが受信済
みであることを保証しなければならない。そのために、
メモリ／Ｉ／Ｏバス制御装置１０は、キャッシュエミュ
レーション・バッファを充填した後（ステップ６８４、
６８５）、書込みが保留（すなわち、書込みトリガが前
に受信された）か否かをチェックする（ステップ６８
８）。ここでメモリ／Ｉ／Ｏバス制御装置３０は、書込
みトリガ・コマンドの受信に際して（ステップ６１
０）、書込み保留ラッチをセットする（ステップ６１
４）点に注意されたい。従って、１）プロセッサ１０が
キャッシュライン２０２データをキャッシュエミュレー
ション・バッファ１２０に書込み済みであり、２）書込
みトリガが受信済みの場合、メモリ／Ｉ／Ｏバス制御装
置３０は、データをキャッシュエミュレーション・バッ
ファ１２０からＩ／Ｏ装置に送信し（ステップ６１
８）、"バッファ・フル"・ラッチ（図示せず）及び"書
込み保留"ラッチ（図示せず）をリセットする（ステッ
プ６２０）。もちろん、メモリ／Ｉ／Ｏバス制御装置３
０により横取りされた書込みコマンド（ステップ６８
０）が、指標化されたＣＬＢＡＲレジスタ１００内のア
ドレス１１２に書込もうとしない場合には、正規のキャ
ッシュライン書込み操作が公知のように実行される（ス
テップ６７０）。
【００３６】上述の説明から、本発明が少なくとも１つ
のプロセッサ、及び少なくとも１つのＩ／Ｏ装置を有す
るコンピュータ・システムを考慮することが理解されよ
う。従って、ここで詳述された開示は単に一例として提
供されたものであり、本発明を制限するものではないこ
とが理解されよう。様々な変更及び改良が、当業者には
明らかとなり、本発明の趣旨及び範囲から逸脱すること
無しに実現されよう。
のプロセッサ、及び少なくとも１つのＩ／Ｏ装置を有す
るコンピュータ・システムを考慮することが理解されよ
う。従って、ここで詳述された開示は単に一例として提
供されたものであり、本発明を制限するものではないこ
とが理解されよう。様々な変更及び改良が、当業者には
明らかとなり、本発明の趣旨及び範囲から逸脱すること
無しに実現されよう。
【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３８】（１）入出力（Ｉ／Ｏ）装置とプロセッサ
との間でデータをバースト転送する方法であって、 ａ）前記Ｉ／Ｏ装置との通信を要求するキャッシュ可能
なプロセッサ・コマンドを横取りするステップと、 ｂ）前記プロセッサ・コマンドを処理する中間キャッシ
ュ・エミュレーション論理を実行するステップと、 を含む、方法。 （２）ｃ）キャッシュエミュレーション・バッファと前
記Ｉ／Ｏ装置との間でデータのバーストを転送するステ
ップを含む、前記（１）記載の方法。 （３）ｄ）前記キャッシュエミュレーション・バッファ
と前記プロセッサとの間でデータ転送を実行するステッ
プを含む、前記（２）記載の方法。 （４）前記ステップａ）が、前記プロセッサからの書込
みトリガ・コマンドを横取りするステップを含む、前記
（１）記載の方法。 （５）前記ステップａ）が、前記プロセッサからの読出
しトリガ・コマンドを横取りするステップを含む、前記
（１）記載の方法。 （６）前記ステップｂ）が、メモリ／Ｉ／Ｏ制御装置内
のＩ／Ｏブリッジ内でエミュレーション論理を実行する
ステップを含む、前記（１）記載の方法。 （７）前記Ｉ／Ｏブリッジ・ユニットが、少なくとも１
メモリ・ページへのプロセッサ・キャッシュ可能コマン
ドを横取りする、前記（６）記載の方法。 （８）前記メモリ／Ｉ／Ｏ制御装置内の少なくとも１つ
のレジスタに、主メモリ空間の外部にマップされ、前記
キャッシュエミュレーション・バッファとして使用され
る前記メモリ・ページのアドレスをロードするステップ
を含む、前記（７）記載の方法。 （９）前記プロセッサ・キャッシュ可能コマンドを、Ｉ
／Ｏ空間またはメモリ・マップドＩ／Ｏ空間内の対応す
るＩ／Ｏアダプタ・アドレスに対応付けるステップを含
む、前記（８）記載の方法。 （１０）前記メモリ／Ｉ／Ｏ制御装置内のレジスタに前
記Ｉ／Ｏアダプタ・アドレスをロードするステップを含
む、前記（９）記載の方法。 （１１）プロセッサ及び入出力（Ｉ／Ｏ）装置を有する
コンピュータ・システムであって、 ａ）前記Ｉ／Ｏ装置との通信を要求するキャッシュ可能
なプロセッサ・コマンドを横取りする手段と、 ｂ）前記プロセッサ・コマンドを処理する中間キャッシ
ュ・エミュレーション論理を実行する手段と、を含む、
コンピュータ・システム。 （１２）ｃ）キャッシュエミュレーション・バッファと
前記Ｉ／Ｏ装置との間でデータのバーストを転送する手
段を含む、前記（１１）記載のコンピュータ・システ
ム。 （１３）ｄ）前記キャッシュエミュレーション・バッフ
ァと前記プロセッサとの間でデータ転送を実行する手段
を含む、前記（１２）記載のコンピュータ・システム。 （１４）メモリ／Ｉ／Ｏ制御装置内のＩ／Ｏブリッジ内
でエミュレーション論理を実行する手段を含む、前記
（１１）記載のコンピュータ・システム。 （１５）前記Ｉ／Ｏブリッジ・ユニットが、少なくとも
１メモリ・ページへのプロセッサ・キャッシュ可能コマ
ンドを横取りする、前記（１４）記載のコンピュータ・
システム。 （１６）前記メモリ／Ｉ／Ｏ制御装置内の少なくとも１
つのレジスタに、主メモリ空間の外部にマップされ、前
記キャッシュエミュレーション・バッファとして使用さ
れる前記メモリ・ページのアドレスをロードする手段を
含む、前記（１５）記載のコンピュータ・システム。 （１７）前記プロセッサ・キャッシュ可能コマンドを、
Ｉ／Ｏ空間またはメモリ・マップドＩ／Ｏ空間内の対応
するＩ／Ｏアダプタ・アドレスに対応付ける手段を含
む、前記（１６）記載のコンピュータ・システム。 （１８）前記メモリ／Ｉ／Ｏ制御装置内のレジスタに前
記Ｉ／Ｏアダプタ・アドレスをロードする手段を含む、
前記（１７）記載のコンピュータ・システム。
との間でデータをバースト転送する方法であって、 ａ）前記Ｉ／Ｏ装置との通信を要求するキャッシュ可能
なプロセッサ・コマンドを横取りするステップと、 ｂ）前記プロセッサ・コマンドを処理する中間キャッシ
ュ・エミュレーション論理を実行するステップと、 を含む、方法。 （２）ｃ）キャッシュエミュレーション・バッファと前
記Ｉ／Ｏ装置との間でデータのバーストを転送するステ
ップを含む、前記（１）記載の方法。 （３）ｄ）前記キャッシュエミュレーション・バッファ
と前記プロセッサとの間でデータ転送を実行するステッ
プを含む、前記（２）記載の方法。 （４）前記ステップａ）が、前記プロセッサからの書込
みトリガ・コマンドを横取りするステップを含む、前記
（１）記載の方法。 （５）前記ステップａ）が、前記プロセッサからの読出
しトリガ・コマンドを横取りするステップを含む、前記
（１）記載の方法。 （６）前記ステップｂ）が、メモリ／Ｉ／Ｏ制御装置内
のＩ／Ｏブリッジ内でエミュレーション論理を実行する
ステップを含む、前記（１）記載の方法。 （７）前記Ｉ／Ｏブリッジ・ユニットが、少なくとも１
メモリ・ページへのプロセッサ・キャッシュ可能コマン
ドを横取りする、前記（６）記載の方法。 （８）前記メモリ／Ｉ／Ｏ制御装置内の少なくとも１つ
のレジスタに、主メモリ空間の外部にマップされ、前記
キャッシュエミュレーション・バッファとして使用され
る前記メモリ・ページのアドレスをロードするステップ
を含む、前記（７）記載の方法。 （９）前記プロセッサ・キャッシュ可能コマンドを、Ｉ
／Ｏ空間またはメモリ・マップドＩ／Ｏ空間内の対応す
るＩ／Ｏアダプタ・アドレスに対応付けるステップを含
む、前記（８）記載の方法。 （１０）前記メモリ／Ｉ／Ｏ制御装置内のレジスタに前
記Ｉ／Ｏアダプタ・アドレスをロードするステップを含
む、前記（９）記載の方法。 （１１）プロセッサ及び入出力（Ｉ／Ｏ）装置を有する
コンピュータ・システムであって、 ａ）前記Ｉ／Ｏ装置との通信を要求するキャッシュ可能
なプロセッサ・コマンドを横取りする手段と、 ｂ）前記プロセッサ・コマンドを処理する中間キャッシ
ュ・エミュレーション論理を実行する手段と、を含む、
コンピュータ・システム。 （１２）ｃ）キャッシュエミュレーション・バッファと
前記Ｉ／Ｏ装置との間でデータのバーストを転送する手
段を含む、前記（１１）記載のコンピュータ・システ
ム。 （１３）ｄ）前記キャッシュエミュレーション・バッフ
ァと前記プロセッサとの間でデータ転送を実行する手段
を含む、前記（１２）記載のコンピュータ・システム。 （１４）メモリ／Ｉ／Ｏ制御装置内のＩ／Ｏブリッジ内
でエミュレーション論理を実行する手段を含む、前記
（１１）記載のコンピュータ・システム。 （１５）前記Ｉ／Ｏブリッジ・ユニットが、少なくとも
１メモリ・ページへのプロセッサ・キャッシュ可能コマ
ンドを横取りする、前記（１４）記載のコンピュータ・
システム。 （１６）前記メモリ／Ｉ／Ｏ制御装置内の少なくとも１
つのレジスタに、主メモリ空間の外部にマップされ、前
記キャッシュエミュレーション・バッファとして使用さ
れる前記メモリ・ページのアドレスをロードする手段を
含む、前記（１５）記載のコンピュータ・システム。 （１７）前記プロセッサ・キャッシュ可能コマンドを、
Ｉ／Ｏ空間またはメモリ・マップドＩ／Ｏ空間内の対応
するＩ／Ｏアダプタ・アドレスに対応付ける手段を含
む、前記（１６）記載のコンピュータ・システム。 （１８）前記メモリ／Ｉ／Ｏ制御装置内のレジスタに前
記Ｉ／Ｏアダプタ・アドレスをロードする手段を含む、
前記（１７）記載のコンピュータ・システム。
【図１】本発明が採用され得るコンピュータ・システム
を示す図である。
を示す図である。
【図２】本方法を実現するために使用される様々なメモ
リ割当て及びレジスタを示す内部メモリ・マップの概略
図である。
リ割当て及びレジスタを示す内部メモリ・マップの概略
図である。
【図３】本方法におけるマイクロプロセッサ・キャッシ
ュ、Ｉ／Ｏブリッジ制御装置、及びＩ／Ｏバスとの間の
データ流れを示すブロック図である。
ュ、Ｉ／Ｏブリッジ制御装置、及びＩ／Ｏバスとの間の
データ流れを示すブロック図である。
【図４】"トリガ"・コマンドの形式を示す図である。
【図５】本方法の書込み部分に関連するプロセッサ機能
のフローチャートを示す図である。
のフローチャートを示す図である。
【図６】本方法の読出し部分に関連するプロセッサ機能
のフローチャートを示す図である。
のフローチャートを示す図である。
【図７】本方法におけるＩ／Ｏブリッジ・ユニット（"
制御装置"）の操作のフローチャートを示す図である。
制御装置"）の操作のフローチャートを示す図である。
【図８】本方法におけるＩ／Ｏブリッジ・ユニット（"
制御装置"）の操作のフローチャートを示す図である。
制御装置"）の操作のフローチャートを示す図である。
【図９】図７、図８に示されるフローチャートの続きで
あり、本方法の制御装置の読出しトリガ部分のフローチ
ャートを示す図である。
あり、本方法の制御装置の読出しトリガ部分のフローチ
ャートを示す図である。
【図１０】Ｉ／Ｏ装置から別のＩ／Ｏ装置への情報のエ
ミュレート式キャッシュライン・バースト転送を可能に
する、本方法のＭＯＶＥ部分に関連するプロセッサ機能
のフローチャートを示す図である。
ミュレート式キャッシュライン・バースト転送を可能に
する、本方法のＭＯＶＥ部分に関連するプロセッサ機能
のフローチャートを示す図である。
１０、１０ａ、１０ｂ、１０ｃ マイクロプロセッサ １２ アービタ １４、１６、３８ データ・リンク ２０ データ・バス ２２ アドレス・バス ３０ メモリ／Ｉ／Ｏバス制御装置 ３２ データ・チップ ３４ アドレス・チップ ３６ Ｉ／Ｏメザニン・バス ４０ Ｉ／Ｏブリッジ ４６ システム・メモリ・カード ５０ Ｉ／Ｏバス ６０ 入出力（Ｉ／Ｏ）装置 １００ キャッシュライン・バッファ・アドレス・レジ
スタ（ＣＬＢＡＲ） １０２ Ｉ/Ｏターゲット・アドレス・レジスタ（ＩＯ
ＴＡＲ） １０４ トリガ・アドレス空間 １０６ ＰＣＩ空間 １０８ マップド・ページ １１２ ページ・アドレス １１４ Ｉ／Ｏアダプタ・アドレス １２０ キャッシュエミュレーション・バッファ ２００ マイクロプロセッサ・キャッシュ ２０２ キャッシュライン ３００ トリガ・コマンド ３０２ 最左端ビット ３０４ 中間ビット ３０６ 最右端ビット ３０８ 指標Ｘ ３１０ 数値 ４０２、４０４ 初期化要求
スタ（ＣＬＢＡＲ） １０２ Ｉ/Ｏターゲット・アドレス・レジスタ（ＩＯ
ＴＡＲ） １０４ トリガ・アドレス空間 １０６ ＰＣＩ空間 １０８ マップド・ページ １１２ ページ・アドレス １１４ Ｉ／Ｏアダプタ・アドレス １２０ キャッシュエミュレーション・バッファ ２００ マイクロプロセッサ・キャッシュ ２０２ キャッシュライン ３００ トリガ・コマンド ３０２ 最左端ビット ３０４ 中間ビット ３０６ 最右端ビット ３０８ 指標Ｘ ３１０ 数値 ４０２、４０４ 初期化要求
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・マイケル・カイザー アメリカ合衆国78613、テキサス州シダ ー・パーク、カプリン・マウント 204 (72)発明者 キョンミー・エル・キム アメリカ合衆国78550、テキサス州オース ティン、グァバ・コーブ 7206 (72)発明者 ワーレン・エドワード・マウル アメリカ合衆国78613、テキサス州シダ ー・パーク、タク・ロード 12131
Claims (18)
- 【請求項１】入出力（Ｉ／Ｏ）装置とプロセッサとの間
でデータをバースト転送する方法であって、 ａ）前記Ｉ／Ｏ装置との通信を要求するキャッシュ可能
なプロセッサ・コマンドを横取りするステップと、 ｂ）前記プロセッサ・コマンドを処理する中間キャッシ
ュ・エミュレーション論理を実行するステップと、 を含む、方法。 - 【請求項２】ｃ）キャッシュエミュレーション・バッフ
ァと前記Ｉ／Ｏ装置との間でデータのバーストを転送す
るステップを含む、請求項１記載の方法。 - 【請求項３】ｄ）前記キャッシュエミュレーション・バ
ッファと前記プロセッサとの間でデータ転送を実行する
ステップを含む、請求項２記載の方法。 - 【請求項４】前記ステップａ）が、前記プロセッサから
の書込みトリガ・コマンドを横取りするステップを含
む、請求項１記載の方法。 - 【請求項５】前記ステップａ）が、前記プロセッサから
の読出しトリガ・コマンドを横取りするステップを含
む、請求項１記載の方法。 - 【請求項６】前記ステップｂ）が、メモリ／Ｉ／Ｏ制御
装置内のＩ／Ｏブリッジ内でエミュレーション論理を実
行するステップを含む、請求項１記載の方法。 - 【請求項７】前記Ｉ／Ｏブリッジ・ユニットが、少なく
とも１メモリ・ページへのプロセッサ・キャッシュ可能
コマンドを横取りする、請求項６記載の方法。 - 【請求項８】前記メモリ／Ｉ／Ｏ制御装置内の少なくと
も１つのレジスタに、主メモリ空間の外部にマップさ
れ、前記キャッシュエミュレーション・バッファとして
使用される前記メモリ・ページのアドレスをロードする
ステップを含む、請求項７記載の方法。 - 【請求項９】前記プロセッサ・キャッシュ可能コマンド
を、Ｉ／Ｏ空間またはメモリ・マップドＩ／Ｏ空間内の
対応するＩ／Ｏアダプタ・アドレスに対応付けるステッ
プを含む、請求項８記載の方法。 - 【請求項１０】前記メモリ／Ｉ／Ｏ制御装置内のレジス
タに前記Ｉ／Ｏアダプタ・アドレスをロードするステッ
プを含む、請求項９記載の方法。 - 【請求項１１】プロセッサ及び入出力（Ｉ／Ｏ）装置を
有するコンピュータ・システムであって、 ａ）前記Ｉ／Ｏ装置との通信を要求するキャッシュ可能
なプロセッサ・コマンドを横取りする手段と、 ｂ）前記プロセッサ・コマンドを処理する中間キャッシ
ュ・エミュレーション論理を実行する手段と、 を含む、コンピュータ・システム。 - 【請求項１２】ｃ）キャッシュエミュレーション・バッ
ファと前記Ｉ／Ｏ装置との間でデータのバーストを転送
する手段を含む、 請求項１１記載のコンピュータ・システム。 - 【請求項１３】ｄ）前記キャッシュエミュレーション・
バッファと前記プロセッサとの間でデータ転送を実行す
る手段を含む、 請求項１２記載のコンピュータ・システム。 - 【請求項１４】メモリ／Ｉ／Ｏ制御装置内のＩ／Ｏブリ
ッジ内でエミュレーション論理を実行する手段を含む、
請求項１１記載のコンピュータ・システム。 - 【請求項１５】前記Ｉ／Ｏブリッジ・ユニットが、少な
くとも１メモリ・ページへのプロセッサ・キャッシュ可
能コマンドを横取りする、請求項１４記載のコンピュー
タ・システム。 - 【請求項１６】前記メモリ／Ｉ／Ｏ制御装置内の少なく
とも１つのレジスタに、主メモリ空間の外部にマップさ
れ、前記キャッシュエミュレーション・バッファとして
使用される前記メモリ・ページのアドレスをロードする
手段を含む、請求項１５記載のコンピュータ・システ
ム。 - 【請求項１７】前記プロセッサ・キャッシュ可能コマン
ドを、Ｉ／Ｏ空間またはメモリ・マップドＩ／Ｏ空間内
の対応するＩ／Ｏアダプタ・アドレスに対応付ける手段
を含む、請求項１６記載のコンピュータ・システム。 - 【請求項１８】前記メモリ／Ｉ／Ｏ制御装置内のレジス
タに前記Ｉ／Ｏアダプタ・アドレスをロードする手段を
含む、請求項１７記載のコンピュータ・システム。
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|---|---|---|---|
| US83718497A | 1997-04-11 | 1997-04-11 | |
| US08/837184 | 1997-04-11 |
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| JP3251903B2 JP3251903B2 (ja) | 2002-01-28 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP09034698A Expired - Fee Related JP3251903B2 (ja) | 1997-04-11 | 1998-04-02 | プロセッサ・データをバースト転送する方法及びコンピュータ・システム |
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| JP (1) | JP3251903B2 (ja) |
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Cited By (1)
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|---|---|---|---|---|
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| US20120036302A1 (en) | 2010-08-04 | 2012-02-09 | International Business Machines Corporation | Determination of one or more partitionable endpoints affected by an i/o message |
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| US5430862A (en) * | 1990-06-29 | 1995-07-04 | Bull Hn Information Systems Inc. | Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution |
| US5579512A (en) * | 1994-12-30 | 1996-11-26 | Compaq Computer Corporation | Systempro emulation in a symmetric multiprocessing computer system |
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-
1998
- 1998-03-17 SG SG1998000575A patent/SG70629A1/en unknown
- 1998-03-20 CN CN98105843A patent/CN1120424C/zh not_active Expired - Fee Related
- 1998-03-26 EP EP98302308A patent/EP0871129A3/en not_active Withdrawn
- 1998-04-02 JP JP09034698A patent/JP3251903B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-04 HK HK99100005A patent/HK1015048A1/xx not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3251903B2 (ja) | 2002-01-28 |
| CN1196525A (zh) | 1998-10-21 |
| EP0871129A2 (en) | 1998-10-14 |
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| HK1015048A1 (en) | 1999-10-08 |
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