JP3266470B2 - 強制順序で行う要求毎ライト・スルー・キャッシュを有するデータ処理システム - Google Patents
強制順序で行う要求毎ライト・スルー・キャッシュを有するデータ処理システムInfo
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- G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)
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- G06F2212/30—Providing cache or TLB in specific location of a processing system
- G06F2212/303—In peripheral interface, e.g. I/O adapter or channel
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムに関するもので、特に１台以上のプロセッサ、システ
ム記憶域、システム・バス、及び１台以上の入出力チャ
ネル制御装置（以下、ＩＯＣＣと記述する）を有し、Ｉ
ＯＣＣからシステム・メモリへダイレクト・メモリ・ア
クセス（以下、ＤＭＡと記述する）が可能なデータ処理
システムに関するものである。
ムに関するもので、特に１台以上のプロセッサ、システ
ム記憶域、システム・バス、及び１台以上の入出力チャ
ネル制御装置（以下、ＩＯＣＣと記述する）を有し、Ｉ
ＯＣＣからシステム・メモリへダイレクト・メモリ・ア
クセス（以下、ＤＭＡと記述する）が可能なデータ処理
システムに関するものである。
【０００２】
【従来の技術】ＤＭＡは、コンピュータ産業と殆ど同じ
くらい古い技術である。この技術はカール・クリスティ
アンセン等が１９５６年ＩＢＭ７０５型コンピュータ・
システムに対して初めて開発されたものである。クリテ
ィアンセン等の特許３、８１２、４７５はフォン・ノィ
マンのコンピュータ・アーキテクチャに使用されている
基本ＤＭＡ技法を説明している。キャッシュ及びライト
・スルー・キャッシュを含むシステムＤＭＡ技法は一般
に熟知された技術である。典型的なライト・スルー・キ
ャッシュは各キャッシュ変更を適切なシステム・メモリ
変更と同時に行う。従って、複数キャッシュ変更が偶然
に生じると、それに相当する複数のシステム・メモリ書
込み操作が起こる。ライト・スルー・キャッシュは、一
般にコンピュータ・システムに使用して、キャッシュ制
御の複雑さを減少し、キャッシュとメモリのデータ上の
矛盾を最小限に抑える。プロセッサ、ＩＯＣＣ、及び入
出力デバイスは、これらの利点を生かすために、従来の
ライト・スルー・キャッシュを共通に使用している。
くらい古い技術である。この技術はカール・クリスティ
アンセン等が１９５６年ＩＢＭ７０５型コンピュータ・
システムに対して初めて開発されたものである。クリテ
ィアンセン等の特許３、８１２、４７５はフォン・ノィ
マンのコンピュータ・アーキテクチャに使用されている
基本ＤＭＡ技法を説明している。キャッシュ及びライト
・スルー・キャッシュを含むシステムＤＭＡ技法は一般
に熟知された技術である。典型的なライト・スルー・キ
ャッシュは各キャッシュ変更を適切なシステム・メモリ
変更と同時に行う。従って、複数キャッシュ変更が偶然
に生じると、それに相当する複数のシステム・メモリ書
込み操作が起こる。ライト・スルー・キャッシュは、一
般にコンピュータ・システムに使用して、キャッシュ制
御の複雑さを減少し、キャッシュとメモリのデータ上の
矛盾を最小限に抑える。プロセッサ、ＩＯＣＣ、及び入
出力デバイスは、これらの利点を生かすために、従来の
ライト・スルー・キャッシュを共通に使用している。
【０００３】
【発明が解決しようとする課題】この発明の目的は、要
求毎ライト・スルー・キャッシュ技法を使用することで
システム効率を改善することにあり、キャッシュを通し
てシステム・メモリに書込まれるデータはキャッシュの
中に蓄積され、予定の要求基準に基づいてシステム・メ
モリにブロック単位の書込みが行われる。本発明の別の
目的は、システム・メモリにＤＭＡで書込み最中、バイ
ト単位の書込み配列を行わせることにある。
求毎ライト・スルー・キャッシュ技法を使用することで
システム効率を改善することにあり、キャッシュを通し
てシステム・メモリに書込まれるデータはキャッシュの
中に蓄積され、予定の要求基準に基づいてシステム・メ
モリにブロック単位の書込みが行われる。本発明の別の
目的は、システム・メモリにＤＭＡで書込み最中、バイ
ト単位の書込み配列を行わせることにある。
【０００４】
【課題を解決するための手段】データ処理システムは、
プロセッサ、システム・メモリ、１台以上のＩＯＣＣ、
及びシステム内の各構成要素間で交わす通信用の命令、
アドレス、データのためにプロセッサ、システム・メモ
リ、複数のＩＯＣＣを接続しているシステム・バスから
構成されている。ＩＯＣＣにはページ・サイズに区切っ
たキャッシュ・ストレージがあり、各々は何十行かで成
立っており、ページの各行は、例えば、３２バイトで構
成されている。キャッシュの各々のページもＷ、Ｉ、
Ｍ、及び属性ビットを含む当該ページに対応する数個の
属性ビットを有している。Ｗビットはライト・スルー・
オペレーションを制御し、Ｉビットはキャッシユ禁止を
制御し、Ｍビットはメモリ一貫性を制御する。ＩＯＣＣ
は、システム・メモリへＤＭＡでアクセスされているキ
ャッシュ行に対するページ・テーブル属性ビットについ
て認識できないため、システム効率を損なわずにメモリ
の整合性とキャッシュの一貫性を維持しなければならな
い。システム・メモリへのＤＭＡによる書込みデータに
ついては、グローバルでキャッシュ可能であり、要求毎
のライト・スルーと称される新規キャッシュ属性が作成
される。キャッシュ１行内の各々の書込みはＩＯＣＣに
よって蓄積され、入出力バス・マスターが別のキャッシ
ュ行をアクセスするか、又は入出力バスを切離した場合
にシステム・メモリに書込みのみ行われる。
プロセッサ、システム・メモリ、１台以上のＩＯＣＣ、
及びシステム内の各構成要素間で交わす通信用の命令、
アドレス、データのためにプロセッサ、システム・メモ
リ、複数のＩＯＣＣを接続しているシステム・バスから
構成されている。ＩＯＣＣにはページ・サイズに区切っ
たキャッシュ・ストレージがあり、各々は何十行かで成
立っており、ページの各行は、例えば、３２バイトで構
成されている。キャッシュの各々のページもＷ、Ｉ、
Ｍ、及び属性ビットを含む当該ページに対応する数個の
属性ビットを有している。Ｗビットはライト・スルー・
オペレーションを制御し、Ｉビットはキャッシユ禁止を
制御し、Ｍビットはメモリ一貫性を制御する。ＩＯＣＣ
は、システム・メモリへＤＭＡでアクセスされているキ
ャッシュ行に対するページ・テーブル属性ビットについ
て認識できないため、システム効率を損なわずにメモリ
の整合性とキャッシュの一貫性を維持しなければならな
い。システム・メモリへのＤＭＡによる書込みデータに
ついては、グローバルでキャッシュ可能であり、要求毎
のライト・スルーと称される新規キャッシュ属性が作成
される。キャッシュ１行内の各々の書込みはＩＯＣＣに
よって蓄積され、入出力バス・マスターが別のキャッシ
ュ行をアクセスするか、又は入出力バスを切離した場合
にシステム・メモリに書込みのみ行われる。
【０００５】本発明の有利な点は、本発明に基づく方法
及びシステムを使用すると、予定の要求基準に基づき、
書込みデータを蓄積し、システム・メモリにブロック単
位の書込みを行うことによりライト・スルー・キャッシ
ュの効率を高めることにある。本発明の別の機能とし
て、要求毎ライト・スルー・キャッシュ技法は、ライト
・スルー・キャッシュをシステム・プロセッサ及び他の
入出力デバイスに結合させることにより有効に利用する
ことにある。
及びシステムを使用すると、予定の要求基準に基づき、
書込みデータを蓄積し、システム・メモリにブロック単
位の書込みを行うことによりライト・スルー・キャッシ
ュの効率を高めることにある。本発明の別の機能とし
て、要求毎ライト・スルー・キャッシュ技法は、ライト
・スルー・キャッシュをシステム・プロセッサ及び他の
入出力デバイスに結合させることにより有効に利用する
ことにある。
【０００６】
【発明の実施の形態】前述のハードウェアを念頭におい
て、本発明のプロセス関連の機能を説明する。本発明の
それらの機能を更に明快に説明するために、この分野で
熟練した当業者にとって明らかな従来型の機能の検討は
省略してある。この技術分野の熟練した当業者は、マル
チユーザ、多重プロセッサ・オペレーティング・システ
ム、仮想記憶、プロセッサ・スケジューリング、プロセ
スとプロセッサの両者の同期化機構、メッセージの引渡
し、通常のデバイス・ドライバ、ターミナルとネットワ
ーク・サポート、システム初期設定、割込み管理、シス
テム・コール機能、及び管理機能の各々について精通し
ていることを前提としている。
て、本発明のプロセス関連の機能を説明する。本発明の
それらの機能を更に明快に説明するために、この分野で
熟練した当業者にとって明らかな従来型の機能の検討は
省略してある。この技術分野の熟練した当業者は、マル
チユーザ、多重プロセッサ・オペレーティング・システ
ム、仮想記憶、プロセッサ・スケジューリング、プロセ
スとプロセッサの両者の同期化機構、メッセージの引渡
し、通常のデバイス・ドライバ、ターミナルとネットワ
ーク・サポート、システム初期設定、割込み管理、シス
テム・コール機能、及び管理機能の各々について精通し
ていることを前提としている。
【０００７】図１は、本発明を好適に組込んだデータ・
プロセッシング・システムについて説明するものであ
る。マイクロプロセッサ・システム１００は、システム
・バス１０８に有効に接続されたプロセッサ・ユニット
１０２、１０４、１０６を有している。又、システム・
バス１０８には、システム・メモリ１１２のアクセスを
制御するメモリ・コントローラ１１０と、入出力チャネ
ル・コントローラ１１４、１１６、１１８も接続してい
る。更に、高性能入出力デバイス１２０をシステム・バ
ス１０８に接続することができる。前記システム構成要
素（１０２ー１２０）の個々のものは、２地点間回線を
介してシステム・バスに接続された個々のユニットと通
信するシステム・コントローラ１３０の制御のもとで作
動する。例えば、プロセッサ１０２に接続された回線１
３２、プロセッサ１０４に接続された回線１３４、プロ
セッサ１０６に接続された回線１３６、メモリ・コント
ローラ１１０に接続された回線１４０、入出力チャネル
・コントローラ１１４に接続された回線１４４、入出力
チャネル・コントローラ１１６に接続された回線１４
６、入出力チャネル・コントローラ１１８に接続された
回線１４８、及び高性能入出力デバイス１２０に接続さ
れた回線１５０である。要求及びバス・アクセスの許可
は、すべてシステム・コントローラ１３０により制御さ
れる。入出力チャネル・コントローラ１１４は、システ
ム入出力サブシステム及びネイティブ入出力サブシステ
ム１６０が接続され、それらのサブシステムを制御す
る。各プロセッサ・ユニットは、プロセッサ１台及びキ
ャッシュ・ストレージ・デバイスを有することができ
る。
プロセッシング・システムについて説明するものであ
る。マイクロプロセッサ・システム１００は、システム
・バス１０８に有効に接続されたプロセッサ・ユニット
１０２、１０４、１０６を有している。又、システム・
バス１０８には、システム・メモリ１１２のアクセスを
制御するメモリ・コントローラ１１０と、入出力チャネ
ル・コントローラ１１４、１１６、１１８も接続してい
る。更に、高性能入出力デバイス１２０をシステム・バ
ス１０８に接続することができる。前記システム構成要
素（１０２ー１２０）の個々のものは、２地点間回線を
介してシステム・バスに接続された個々のユニットと通
信するシステム・コントローラ１３０の制御のもとで作
動する。例えば、プロセッサ１０２に接続された回線１
３２、プロセッサ１０４に接続された回線１３４、プロ
セッサ１０６に接続された回線１３６、メモリ・コント
ローラ１１０に接続された回線１４０、入出力チャネル
・コントローラ１１４に接続された回線１４４、入出力
チャネル・コントローラ１１６に接続された回線１４
６、入出力チャネル・コントローラ１１８に接続された
回線１４８、及び高性能入出力デバイス１２０に接続さ
れた回線１５０である。要求及びバス・アクセスの許可
は、すべてシステム・コントローラ１３０により制御さ
れる。入出力チャネル・コントローラ１１４は、システ
ム入出力サブシステム及びネイティブ入出力サブシステ
ム１６０が接続され、それらのサブシステムを制御す
る。各プロセッサ・ユニットは、プロセッサ１台及びキ
ャッシュ・ストレージ・デバイスを有することができ
る。
【０００８】図２は、本発明に基づくライト・スルー・
キャッシュの操作について説明するものである。キャッ
シュ２００は、２本の６４バイト・キャッシュ線を有す
る１２８バイト循環型キャッシュとして編成されてお
り、同６４バイト・キャッシュは、更に４個の３２バイ
トのセクタ２０２、２０４、２０６、及び２０８に分か
れている。このキャッシュ構造体は、システム・バスか
らＩＯＣＣへ、例えばＩＯＣＣ１１４（図１参照）が３
２バイト又は６４バイトのいずれかの一貫性の要件でシ
ステムを効率的に支援できるようにする。システム・バ
スの一貫性の要件を満たさぬことにより、ＩＯＣＣがシ
ステム・バス上でＤＭＡによるデータの書込みを一定の
時間再試行する場合が多くある。本発明に従ったＤＭＡ
による書込みキャッシュの編成は、入出力バスの転送が
システム・バス通信量を分離する有効な方法を提供して
いる。従って、入出力バス・スルー・プット及び帯域幅
が改善される。キュッシュ２００の循環構造と結合した
４個の３２バイトをセクタとして、キャッシュ２００を
編成することにより、ＩＯＣＣ１１４は逐次書込みデー
タのパイプライニングを実行する。その結果、入出力バ
ス・デバイスが入出力バス・インターフェース・コント
ローラ２５０を経由して、高データ転送率を維持するこ
とができる。システム・メモリ・ページに関連するＷＩ
Ｍ属性ビットは、ＷＩＭビットの組合わせの意味と共に
以下の表１に示してある。
キャッシュの操作について説明するものである。キャッ
シュ２００は、２本の６４バイト・キャッシュ線を有す
る１２８バイト循環型キャッシュとして編成されてお
り、同６４バイト・キャッシュは、更に４個の３２バイ
トのセクタ２０２、２０４、２０６、及び２０８に分か
れている。このキャッシュ構造体は、システム・バスか
らＩＯＣＣへ、例えばＩＯＣＣ１１４（図１参照）が３
２バイト又は６４バイトのいずれかの一貫性の要件でシ
ステムを効率的に支援できるようにする。システム・バ
スの一貫性の要件を満たさぬことにより、ＩＯＣＣがシ
ステム・バス上でＤＭＡによるデータの書込みを一定の
時間再試行する場合が多くある。本発明に従ったＤＭＡ
による書込みキャッシュの編成は、入出力バスの転送が
システム・バス通信量を分離する有効な方法を提供して
いる。従って、入出力バス・スルー・プット及び帯域幅
が改善される。キュッシュ２００の循環構造と結合した
４個の３２バイトをセクタとして、キャッシュ２００を
編成することにより、ＩＯＣＣ１１４は逐次書込みデー
タのパイプライニングを実行する。その結果、入出力バ
ス・デバイスが入出力バス・インターフェース・コント
ローラ２５０を経由して、高データ転送率を維持するこ
とができる。システム・メモリ・ページに関連するＷＩ
Ｍ属性ビットは、ＷＩＭビットの組合わせの意味と共に
以下の表１に示してある。
【０００９】
【表１】
【００１０】これらのＷＩＭビットは、オペレーティン
グ・システムによって管理されていて、各々のシステム
・メモリ・ページに関連するキャッシュ属性を決定する
ために、プロセッサ１０２、又は他プロセッサ、及び入
出力デバイスによってアクセスされる。プロセッサ１０
２と異なり、大部分のＩＯＣＣ及び入出力デバイスは、
ＷＩＭ属性ビットの値を認識できない。従って、システ
ム・メモリ１１２への入出力ＤＭＡによる書込み操作の
最中に、ＩＯＣＣ１１４は入出力キャッシュとメモリ・
データの矛盾を避けるために、１０１コードを支援する
必要がある。その結果ＩＯＣＣ１１４は１０１コードを
拡張し、要求毎ライト・スルー・キャッシュを支援する
ことが出来るようにし、あるシステムではＩＯＣＣ１１
４はＷＩＭ属性ビットを認識し、ＷＩＭビットが１０１
コードに等しい場合は要求毎ライト・スルー・キャッシ
ュを支援する。
グ・システムによって管理されていて、各々のシステム
・メモリ・ページに関連するキャッシュ属性を決定する
ために、プロセッサ１０２、又は他プロセッサ、及び入
出力デバイスによってアクセスされる。プロセッサ１０
２と異なり、大部分のＩＯＣＣ及び入出力デバイスは、
ＷＩＭ属性ビットの値を認識できない。従って、システ
ム・メモリ１１２への入出力ＤＭＡによる書込み操作の
最中に、ＩＯＣＣ１１４は入出力キャッシュとメモリ・
データの矛盾を避けるために、１０１コードを支援する
必要がある。その結果ＩＯＣＣ１１４は１０１コードを
拡張し、要求毎ライト・スルー・キャッシュを支援する
ことが出来るようにし、あるシステムではＩＯＣＣ１１
４はＷＩＭ属性ビットを認識し、ＷＩＭビットが１０１
コードに等しい場合は要求毎ライト・スルー・キャッシ
ュを支援する。
【００１１】図３は、要求毎ライト・スルー・キャッシ
ュの操作について説明するものである。要求毎ライト・
スルー・キャッシュ操作が実行される場合は、ＷＩＭビ
ットは１０１になる。操作が開始された後に同プロセス
は、入出力書込み操作のステップ３１０をテストする。
同プロセスは書込み操作が受取るまでループする。更
に、ステップ３２０でデータをＩＯＣＣキャッシュに書
込みを行う同プロセスは、すべてのデータがＩＯＣＣキ
ャッシュに書込まれるまでループする。書込みが終了す
ると、システムへの書込み保留操作の手順であるステッ
プ３３０に移行する。ステップ３３０でのシステム・メ
モリへの書込み保留操作は、数個のイベントの内の１個
が起きるまでプロセスを保留にし、イベントが発生する
と保留していた変更データをシステム・メモリにブロッ
ク単位で書込むことができる。ステップ３４０でテスト
を行い、次のいずれかの状態にあるかを判定する。
（１）入出力デバイスが入出力バスを開放した。（２）
入出力デバイスが異なるキャッシュ行をアクセスした。
（３）入出力デバイスがＤＭＡによる読取り操作を開始
した。又は、（４）入出力デバイスが、前回アクセスし
たアドレスよりも低いアドレスをアクセスした。これら
のイベントのいずれも起きない場合は、同プロセスはス
テップ３２０に戻って、追加データをＩＯＣＣのキャッ
シュに書込む。ステップ３４０でイベントのいずれかが
発生した場合、システム・メモリ１１２に変更データの
ブロック単位の書込みがステップ３５０で実行される。
ュの操作について説明するものである。要求毎ライト・
スルー・キャッシュ操作が実行される場合は、ＷＩＭビ
ットは１０１になる。操作が開始された後に同プロセス
は、入出力書込み操作のステップ３１０をテストする。
同プロセスは書込み操作が受取るまでループする。更
に、ステップ３２０でデータをＩＯＣＣキャッシュに書
込みを行う同プロセスは、すべてのデータがＩＯＣＣキ
ャッシュに書込まれるまでループする。書込みが終了す
ると、システムへの書込み保留操作の手順であるステッ
プ３３０に移行する。ステップ３３０でのシステム・メ
モリへの書込み保留操作は、数個のイベントの内の１個
が起きるまでプロセスを保留にし、イベントが発生する
と保留していた変更データをシステム・メモリにブロッ
ク単位で書込むことができる。ステップ３４０でテスト
を行い、次のいずれかの状態にあるかを判定する。
（１）入出力デバイスが入出力バスを開放した。（２）
入出力デバイスが異なるキャッシュ行をアクセスした。
（３）入出力デバイスがＤＭＡによる読取り操作を開始
した。又は、（４）入出力デバイスが、前回アクセスし
たアドレスよりも低いアドレスをアクセスした。これら
のイベントのいずれも起きない場合は、同プロセスはス
テップ３２０に戻って、追加データをＩＯＣＣのキャッ
シュに書込む。ステップ３４０でイベントのいずれかが
発生した場合、システム・メモリ１１２に変更データの
ブロック単位の書込みがステップ３５０で実行される。
【００１２】本発明の実施例は、データがキャッシュに
書込まれ、それから適宜システム・メモリに書込む要求
毎ライト・スルー・キャッシュ操作に関連して記述して
あるが、本発明は同時にキャッシュを経由してシステム
・メモリからデータが読取られるロード操作についても
適用していることを認知されるべきものである。要求毎
リード・スルー・キュッシュ操作のオペレーションに関
する詳述があれば更なる発明を待たずとも、この分野で
熟練した当業者によって容易に実行することができる。
本発明の他の機能は、システム・メモリへの書込み順序
の維持に関するものである。従来のシステムでは、キャ
ッシュ・レベル・スヌーピング、再試行、及びプッシュ
・プロトコルのような一貫性機構は、キャッシュとシス
テム・メモリ間の書込み順序を維持するのに使用されて
いた。（スヌーピング、再試行、プッシュ・プロトコル
はこの分野の当業者では熟知されている。）しかしなが
ら、要求毎ライト・スルー・キャッシュを有する本発明
にもとづく装置と方法はシステム効率を著しく改善し、
キャッシュ・レベルのスヌーピング、再試行、又はプッ
シュ・プロトコルの代わりにバイト単位の書込み順序を
提供することにより、設計の複雑性を削減する。バイト
単位の順序は要求基準に他の条件を加えることにより、
要求毎ライト・スルー・キャッシュで達成される。この
条件は、入出力バス・マスタが同一キャッシュ行内で逆
方向に書込みをしたかを判定するために検査する。即
ち、同一キャッシュ行でアドレスＢがアドレスＡより小
さい場合のＢに対する書込み操作は、要求毎ライト・ス
ルー・キャッシユのデータがシステム・メモリに転送す
るまで延ばされる。このようにして入出力、キャッシュ
一貫性、及び書込みデータ順序を、ＩＯＣＣがスヌーピ
ングしたり、再試行したり、ＤＭＡによる書込みデータ
をプッシュしないで達成できる。
書込まれ、それから適宜システム・メモリに書込む要求
毎ライト・スルー・キャッシュ操作に関連して記述して
あるが、本発明は同時にキャッシュを経由してシステム
・メモリからデータが読取られるロード操作についても
適用していることを認知されるべきものである。要求毎
リード・スルー・キュッシュ操作のオペレーションに関
する詳述があれば更なる発明を待たずとも、この分野で
熟練した当業者によって容易に実行することができる。
本発明の他の機能は、システム・メモリへの書込み順序
の維持に関するものである。従来のシステムでは、キャ
ッシュ・レベル・スヌーピング、再試行、及びプッシュ
・プロトコルのような一貫性機構は、キャッシュとシス
テム・メモリ間の書込み順序を維持するのに使用されて
いた。（スヌーピング、再試行、プッシュ・プロトコル
はこの分野の当業者では熟知されている。）しかしなが
ら、要求毎ライト・スルー・キャッシュを有する本発明
にもとづく装置と方法はシステム効率を著しく改善し、
キャッシュ・レベルのスヌーピング、再試行、又はプッ
シュ・プロトコルの代わりにバイト単位の書込み順序を
提供することにより、設計の複雑性を削減する。バイト
単位の順序は要求基準に他の条件を加えることにより、
要求毎ライト・スルー・キャッシュで達成される。この
条件は、入出力バス・マスタが同一キャッシュ行内で逆
方向に書込みをしたかを判定するために検査する。即
ち、同一キャッシュ行でアドレスＢがアドレスＡより小
さい場合のＢに対する書込み操作は、要求毎ライト・ス
ルー・キャッシユのデータがシステム・メモリに転送す
るまで延ばされる。このようにして入出力、キャッシュ
一貫性、及び書込みデータ順序を、ＩＯＣＣがスヌーピ
ングしたり、再試行したり、ＤＭＡによる書込みデータ
をプッシュしないで達成できる。
【図１】図１は、本発明を具体化したデータ処理システ
ムのシステム・ブロック・ダイアグラムを示すものであ
る。
ムのシステム・ブロック・ダイアグラムを示すものであ
る。
【図２】図２は、本発明に基づく、要求毎ライト・スル
ー・キャッシュのブロック・ダイアグラムを示すもので
ある。
ー・キャッシュのブロック・ダイアグラムを示すもので
ある。
【図３】図３は、本発明に基づく、要求毎ライト・スル
ー・キャッシュ技法の操作の流れ図を示すものである。
ー・キャッシュ技法の操作の流れ図を示すものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スチーブ・ドッドソン アメリカ合衆国テキサス州クルーガービ ル、ベル・ロック・サークル、1205 (72)発明者 ガイ・リン・ガスリー アメリカ合衆国テキサス州オースチィ ン、カラヴァール・ドライブ、11145 (72)発明者 ジェリー・ドン・ルイス アメリカ合衆国テキサス州ラウンド・ロ ック、アローヘッド・サークル、3409 (56)参考文献 特開 平５−210622（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/10 - 13/14
Claims (3)
- 【請求項１】１つ又は複数の処理ユニットと、 システム・メモリと、 １つ又は複数の入出力装置と関連づけられ、各々が入出
力バスを有し、前記入出力バスから前記システム・メモ
リに送られるべきデータ・ラインを記憶するためのライ
ト・スルー・キャッシュを含む１つ又は複数の入出力チ
ャネル・コントローラと、 前記処理ユニット、前記システム・メモリ、及び前記入
出力チャネル・コントローラを接続するシステム・バス
と、 前記処理ユニット、前記システム・メモリ、及び前記入
出力チャネル・コントローラの動作を制御するためのシ
ステム・コントローラと、 から成り、 前記ライト・スルー・キャッシュは、複数の所定条件の
１つが満たされることにより該キャッシュから前記シス
テム・メモリへのデータの書き込みを生じさせて該キャ
ッシュ及び前記システム・メモリに記憶されたデータの
間の一貫性を保証すると共に前記データの書き込みが生
じるまでは更なるデータを記憶し得るという要求毎ライ
ト・スルー・オペレーションを遂行するための手段を含
み、 更に、前記入出力チャネル・コントローラは、前記要求
毎ライト・スルー・オペレーションを使用して前記キャ
ッシュに記憶されていたデータが前記システム・メモリ
に書き込まれるまで、前記キャッシュにおける非連続的
なアドレスへのデータの書き込みを禁止するための手段
を含むことを特徴とするデータ処理システム。 - 【請求項２】前記ライト・スルー・キャッシュは該キャ
ッシュに記憶された各ラインと関連付けられた複数の属
性ビットを含み、 前記属性ビットは当該ラインがライト・スルー・ライン
であるかどうかを表す第１ビット、キャッシュ・オペレ
ーションを禁止すべきかどうかを表す第２ビット及びメ
モリの一貫性を必要とすることを表す第３ビットを含む
ことを特徴とする請求項１に記載のデータ処理システ
ム。 - 【請求項３】前記要求毎ライト・スルー・オペレーショ
ンは、前記入出力装置の１つが下記の状態にある時に前
記キャッシュから前記システム・メモリへのデータの書
き込みを生じさせることを特徴とする請求項１に記載の
データ処理システム。 （１）前記入出力バスを解放する。 （２）前記キャッシュにおける異なるデータ・ラインを
アクセスする。 （３）ＤＭＡ読み取りオペレーションを開始する。 （４）前にアクセスしたロケーションのアドレスよりも
低いアドレスを有するメモリ・ロケーションをアクセス
する。
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