JPH096711A - セグメント化したメモリを備えたコンピュータ・システム - Google Patents
セグメント化したメモリを備えたコンピュータ・システムInfo
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- JPH096711A JPH096711A JP8141459A JP14145996A JPH096711A JP H096711 A JPH096711 A JP H096711A JP 8141459 A JP8141459 A JP 8141459A JP 14145996 A JP14145996 A JP 14145996A JP H096711 A JPH096711 A JP H096711A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- G06F13/404—Coupling between buses using bus bridges with address mapping
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- Memory System (AREA)
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Abstract
(57)【要約】
【課題】ホスト・バスを介したメモリへのアクセスを求
めてバス・ブリッジと競合する複数のプロセッサがシス
テムにあるとき、このためにバス・ブリッジのメイン・
メモリへのアクセスが低速になり、したがって、システ
ム入出力の性能の顕著なボトルネックを解決する。 【解決手段】セグメント化されたメイン・メモリを使用
して、コンピュータ・システム用のデータ経路が合理化
される。たとえば、第１のＩ／Ｏ装置と第２のＩ／Ｏ装
置との間のデータ転送は、プロセッサによって制御され
る。しかし、第１のデータ転送時に、データ自体は一時
的に第２のメイン・メモリ・セグメントに記憶される。
これによって、バス・ブリッジ内を制御情報のみが流れ
ることによってデータ転送を行うことができる。
めてバス・ブリッジと競合する複数のプロセッサがシス
テムにあるとき、このためにバス・ブリッジのメイン・
メモリへのアクセスが低速になり、したがって、システ
ム入出力の性能の顕著なボトルネックを解決する。 【解決手段】セグメント化されたメイン・メモリを使用
して、コンピュータ・システム用のデータ経路が合理化
される。たとえば、第１のＩ／Ｏ装置と第２のＩ／Ｏ装
置との間のデータ転送は、プロセッサによって制御され
る。しかし、第１のデータ転送時に、データ自体は一時
的に第２のメイン・メモリ・セグメントに記憶される。
これによって、バス・ブリッジ内を制御情報のみが流れ
ることによってデータ転送を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、入出力（Ｉ／Ｏ）バス
を含むコンピュータ・システムに関し、詳細には、コン
ピュータ・システム中のデータ経路を合理化するように
メイン・メモリの複数セグメント化を行うことに関す
る。
を含むコンピュータ・システムに関し、詳細には、コン
ピュータ・システム中のデータ経路を合理化するように
メイン・メモリの複数セグメント化を行うことに関す
る。
【０００２】
【従来の技術】ネットワーク・サーバとして働くコンピ
ュータ・システムでは、ホスト（プロセッサ／メモリ）
バスによって相互接続された複数の中央演算処理装置
（ＣＰＵまたはプロセッサ）を使用することがますます
一般的になっている。そのようなシステムでは、システ
ム用のメイン・メモリもホスト・バスに接続される。入
出力装置との通信は一般に、バス・ブリッジを通じてホ
スト・バスに接続されたＩ／Ｏバスを介して行われる。
ュータ・システムでは、ホスト（プロセッサ／メモリ）
バスによって相互接続された複数の中央演算処理装置
（ＣＰＵまたはプロセッサ）を使用することがますます
一般的になっている。そのようなシステムでは、システ
ム用のメイン・メモリもホスト・バスに接続される。入
出力装置との通信は一般に、バス・ブリッジを通じてホ
スト・バスに接続されたＩ／Ｏバスを介して行われる。
【０００３】マルチプロセッサ・システム中の入出力用
のバス・ブリッジの動作では、かなりの量のホスト・バ
ス帯域幅が使用される。バス・ブリッジは、ホスト・バ
スを介したデータ転送に必要な帯域幅だけでなく、ホス
ト・バスとＩ／Ｏバスの両方のすべての機能を実施する
必要がある。
のバス・ブリッジの動作では、かなりの量のホスト・バ
ス帯域幅が使用される。バス・ブリッジは、ホスト・バ
スを介したデータ転送に必要な帯域幅だけでなく、ホス
ト・バスとＩ／Ｏバスの両方のすべての機能を実施する
必要がある。
【０００４】たとえば、１つまたは複数のプロセッサが
キャッシュを使用するシステム中のメイン・メモリにバ
ス・ブリッジがアクセスする際、メモリ内でアクセスさ
れるデータの完全性を確保する措置を講じる必要があ
る。たとえば、バス・ブリッジがメイン・メモリのデー
タにアクセス（書込みまたは読取り）する際、そのデー
タの更新されたバージョンがシステム上のプロセッサの
キャッシュに存在しているかどうかを判定することが重
要である。データの更新バージョンが存在する場合、バ
ス・ブリッジがその更新バージョンにアクセスするよう
な措置を講じなければならない。メモリ参照時に確実に
データの更新バージョンが使用されるようにする操作を
本明細書では、キャッシュ・コヒーレンス操作と呼ぶ。
バス・ブリッジによってアクセスされるシステム・メモ
リのデータのコヒーレンスを確保するために様々な方式
が使用されている。たとえば、ある種のシステムでは、
入出力動作を実行する前にキャッシュがフラッシュされ
る。
キャッシュを使用するシステム中のメイン・メモリにバ
ス・ブリッジがアクセスする際、メモリ内でアクセスさ
れるデータの完全性を確保する措置を講じる必要があ
る。たとえば、バス・ブリッジがメイン・メモリのデー
タにアクセス（書込みまたは読取り）する際、そのデー
タの更新されたバージョンがシステム上のプロセッサの
キャッシュに存在しているかどうかを判定することが重
要である。データの更新バージョンが存在する場合、バ
ス・ブリッジがその更新バージョンにアクセスするよう
な措置を講じなければならない。メモリ参照時に確実に
データの更新バージョンが使用されるようにする操作を
本明細書では、キャッシュ・コヒーレンス操作と呼ぶ。
バス・ブリッジによってアクセスされるシステム・メモ
リのデータのコヒーレンスを確保するために様々な方式
が使用されている。たとえば、ある種のシステムでは、
入出力動作を実行する前にキャッシュがフラッシュされ
る。
【０００５】同様に、ある種のＩ／Ｏバスでは、データ
・トランザクションはアトミックである必要がある。す
なわち、アトミック・データ・トランザクション中は他
のトランザクションを「ロックアウト」する必要があ
る。そのようなＩ／Ｏバスとのインタフェースをとるバ
ス・ブリッジは、この機能を実施できる必要がある。し
かし、バス・ブリッジがアトミック・トランザクション
を実行するとき、このためにシステム性能全体が低下す
る。
・トランザクションはアトミックである必要がある。す
なわち、アトミック・データ・トランザクション中は他
のトランザクションを「ロックアウト」する必要があ
る。そのようなＩ／Ｏバスとのインタフェースをとるバ
ス・ブリッジは、この機能を実施できる必要がある。し
かし、バス・ブリッジがアトミック・トランザクション
を実行するとき、このためにシステム性能全体が低下す
る。
【０００６】
【発明が解決しようとする課題】ホスト・バスを介した
メモリへのアクセスを求めてバス・ブリッジと競合する
複数のプロセッサがシステムにあるとき、このためにバ
ス・ブリッジのメイン・メモリへのアクセスが低速にな
り、したがって、システム入出力の性能の顕著なボトル
ネックがもたらされる。
メモリへのアクセスを求めてバス・ブリッジと競合する
複数のプロセッサがシステムにあるとき、このためにバ
ス・ブリッジのメイン・メモリへのアクセスが低速にな
り、したがって、システム入出力の性能の顕著なボトル
ネックがもたらされる。
【０００７】
【課題を解決するための手段】本発明の好ましい実施例
によれば、Ｉ／Ｏ装置間のデータ・トランザクション用
のデータ経路を合理化するようにメイン・メモリがセグ
メント化されるコンピュータ・システムが提供される。
本発明は、ホスト・バスとＩ／Ｏバスの両方を含むコン
ピュータ・システムで使用される。１つまたは複数のプ
ロセッサがホスト・バスに接続される。バス・ブリッジ
がＩ／Ｏバスをホスト・バスに接続する。バス・ブリッ
ジは、ホスト・バスとＩ／Ｏバスとの間で情報を転送す
るために使用される。コンピュータ・システム用のメイ
ン・メモリは下記のようにセグメント化される。第１の
メイン・メモリ・セグメントはホスト・バスに接続され
る。第２のメイン・メモリ・セグメントはＩ／Ｏバスに
接続される。第１のメイン・メモリ・セグメントおよび
第２のメイン・メモリ・セグメントは、プロセッサから
単一の論理メモリ・イメージとして見えるように構成さ
れる。これが意味することは、第１のメイン・メモリ・
セグメントと第２のメイン・メモリ・セグメントが共
に、メイン・メモリの一部である場合と同様にオペレー
ティング・システム・ソフトウェアによってアドレスさ
れ管理されるということである。オペレーティング・シ
ステム・ソフトウェアの視点からは、第１のメイン・メ
モリ・セグメントと第２のメイン・メモリ・セグメント
との間の違いは、それぞれに割り当てられるアドレスの
範囲である。
によれば、Ｉ／Ｏ装置間のデータ・トランザクション用
のデータ経路を合理化するようにメイン・メモリがセグ
メント化されるコンピュータ・システムが提供される。
本発明は、ホスト・バスとＩ／Ｏバスの両方を含むコン
ピュータ・システムで使用される。１つまたは複数のプ
ロセッサがホスト・バスに接続される。バス・ブリッジ
がＩ／Ｏバスをホスト・バスに接続する。バス・ブリッ
ジは、ホスト・バスとＩ／Ｏバスとの間で情報を転送す
るために使用される。コンピュータ・システム用のメイ
ン・メモリは下記のようにセグメント化される。第１の
メイン・メモリ・セグメントはホスト・バスに接続され
る。第２のメイン・メモリ・セグメントはＩ／Ｏバスに
接続される。第１のメイン・メモリ・セグメントおよび
第２のメイン・メモリ・セグメントは、プロセッサから
単一の論理メモリ・イメージとして見えるように構成さ
れる。これが意味することは、第１のメイン・メモリ・
セグメントと第２のメイン・メモリ・セグメントが共
に、メイン・メモリの一部である場合と同様にオペレー
ティング・システム・ソフトウェアによってアドレスさ
れ管理されるということである。オペレーティング・シ
ステム・ソフトウェアの視点からは、第１のメイン・メ
モリ・セグメントと第２のメイン・メモリ・セグメント
との間の違いは、それぞれに割り当てられるアドレスの
範囲である。
【０００８】セグメント化されたメイン・メモリを使用
して、コンピュータ・システム用のデータ経路が合理化
される。たとえば、第１のＩ／Ｏ装置と第２のＩ／Ｏ装
置との間のデータ転送は、プロセッサによって制御され
る。しかし、第１のデータ転送時に、データ自体は一時
的に第２のメイン・メモリ・セグメントに記憶される。
これによって、バス・ブリッジ内を制御情報のみが流れ
ることによってデータ転送を行うことができる。実際の
データが転送されるのは、第２のメイン・メモリ・セグ
メントと第１のＩ／Ｏ装置との間、および第２のメイン
・メモリ・セグメントと第２のＩ／Ｏ装置との間のＩ／
Ｏバス上だけである。
して、コンピュータ・システム用のデータ経路が合理化
される。たとえば、第１のＩ／Ｏ装置と第２のＩ／Ｏ装
置との間のデータ転送は、プロセッサによって制御され
る。しかし、第１のデータ転送時に、データ自体は一時
的に第２のメイン・メモリ・セグメントに記憶される。
これによって、バス・ブリッジ内を制御情報のみが流れ
ることによってデータ転送を行うことができる。実際の
データが転送されるのは、第２のメイン・メモリ・セグ
メントと第１のＩ／Ｏ装置との間、および第２のメイン
・メモリ・セグメントと第２のＩ／Ｏ装置との間のＩ／
Ｏバス上だけである。
【０００９】本発明は、複数のＩ／Ｏバスがあるときに
使用することもできる。たとえば、前述のコンピュータ
・システムは、第２のＩ／Ｏバスと、第２のＩ／Ｏバス
とホスト・バスとの間に接続された第２のバス・ブリッ
ジとを含むことができる。第２のバス・ブリッジは、ホ
スト・バスと第２のＩ／Ｏバスとの間で情報を転送する
ために使用される。この場合、メイン・メモリは、第２
のＩ／Ｏバスに接続された第３のメイン・メモリ・セグ
メントを含む。第１のメイン・メモリ・セグメント、第
２のメイン・メモリ・セグメント、第３のメイン・メモ
リ・セグメントは、プロセッサから単一の論理メモリ・
イメージとして見えるように構成される。
使用することもできる。たとえば、前述のコンピュータ
・システムは、第２のＩ／Ｏバスと、第２のＩ／Ｏバス
とホスト・バスとの間に接続された第２のバス・ブリッ
ジとを含むことができる。第２のバス・ブリッジは、ホ
スト・バスと第２のＩ／Ｏバスとの間で情報を転送する
ために使用される。この場合、メイン・メモリは、第２
のＩ／Ｏバスに接続された第３のメイン・メモリ・セグ
メントを含む。第１のメイン・メモリ・セグメント、第
２のメイン・メモリ・セグメント、第３のメイン・メモ
リ・セグメントは、プロセッサから単一の論理メモリ・
イメージとして見えるように構成される。
【００１０】コンピュータ・システムのデータ経路を合
理化するためにメイン・メモリの追加セグメントも使用
される。たとえば、第３のＩ／Ｏ装置と第４のＩ／Ｏ装
置との間のデータ転送はプロセッサによって制御され
る。しかし、第１のデータ転送時に、データ自体は一時
的に第３のメイン・メモリ・セグメントに記憶される。
これによって、第２のバス・ブリッジ内を制御情報のみ
が流れることによってデータ転送を行うことができる。
実際のデータが転送されるのは、第３のメイン・メモリ
・セグメントと第３のＩ／Ｏ装置との間、および第３の
メイン・メモリ・セグメントと第４のＩ／Ｏ装置との間
の第２のＩ／Ｏバス上だけである。
理化するためにメイン・メモリの追加セグメントも使用
される。たとえば、第３のＩ／Ｏ装置と第４のＩ／Ｏ装
置との間のデータ転送はプロセッサによって制御され
る。しかし、第１のデータ転送時に、データ自体は一時
的に第３のメイン・メモリ・セグメントに記憶される。
これによって、第２のバス・ブリッジ内を制御情報のみ
が流れることによってデータ転送を行うことができる。
実際のデータが転送されるのは、第３のメイン・メモリ
・セグメントと第３のＩ／Ｏ装置との間、および第３の
メイン・メモリ・セグメントと第４のＩ／Ｏ装置との間
の第２のＩ／Ｏバス上だけである。
【００１１】好ましい実施例では、一般的な規則は、デ
ータの最終宛先の最も近くにあるデータ・メモリ・セグ
メントにデータが記憶されることである。したがって、
第３のＩ／Ｏ装置から第２のＩ／Ｏ装置への第３のデー
タ転送では、第３のデータ転送の対象であるデータは第
２のメイン・メモリ・セグメントに記憶される。
ータの最終宛先の最も近くにあるデータ・メモリ・セグ
メントにデータが記憶されることである。したがって、
第３のＩ／Ｏ装置から第２のＩ／Ｏ装置への第３のデー
タ転送では、第３のデータ転送の対象であるデータは第
２のメイン・メモリ・セグメントに記憶される。
【００１２】本発明は、いくつかの重要な利点を有す
る。たとえば、本発明を使用すると、ホスト（プロセッ
サ）バス上のトラフィックが著しく低減する。これは、
ホスト・バスが、メイン・メモリへのアクセスを求めて
メイン・プロセッサと競合するバス・マスタを含む際に
特に重要である。マルチプロセッサ環境では、追加ＣＰ
Ｕからのトラフィックが増大するためだけでなく、性能
を低下させずにホスト・バス上に配置できるＣＰＵの数
に強制的に上限を課す傾向があるキャッシュ・コヒーレ
ンシ・プロトコルのために競合がずっと激しくなる。
る。たとえば、本発明を使用すると、ホスト（プロセッ
サ）バス上のトラフィックが著しく低減する。これは、
ホスト・バスが、メイン・メモリへのアクセスを求めて
メイン・プロセッサと競合するバス・マスタを含む際に
特に重要である。マルチプロセッサ環境では、追加ＣＰ
Ｕからのトラフィックが増大するためだけでなく、性能
を低下させずにホスト・バス上に配置できるＣＰＵの数
に強制的に上限を課す傾向があるキャッシュ・コヒーレ
ンシ・プロトコルのために競合がずっと激しくなる。
【００１３】本発明では、バス境界を横切るトラフィッ
クの量を制限することによって並行性を向上させること
もできる。マルチバス・アーキテクチャでは、バスは並
行動作を実行することができ、あるバスから他のバスへ
送られるデータの量を減少させ、実際には総バス使用率
を低減させることによって、総システム・スループット
を大幅に向上させることができる。
クの量を制限することによって並行性を向上させること
もできる。マルチバス・アーキテクチャでは、バスは並
行動作を実行することができ、あるバスから他のバスへ
送られるデータの量を減少させ、実際には総バス使用率
を低減させることによって、総システム・スループット
を大幅に向上させることができる。
【００１４】本発明では、データの最終宛先のできるだ
け近くにデータを一時的に記憶することもできる。シス
テムの視点からは、あるＩ／Ｏ装置から他のＩ／Ｏ装置
へ転送されるデータをデータの最終宛先のできるだけ近
くに配置すると、クロス・バス・トラフィックが減少さ
れ、総待ち時間が短縮され、Ｉ／Ｏ装置が停止する可能
性が低減される。
け近くにデータを一時的に記憶することもできる。シス
テムの視点からは、あるＩ／Ｏ装置から他のＩ／Ｏ装置
へ転送されるデータをデータの最終宛先のできるだけ近
くに配置すると、クロス・バス・トラフィックが減少さ
れ、総待ち時間が短縮され、Ｉ／Ｏ装置が停止する可能
性が低減される。
【００１５】最後に、本発明によって、既存のオペレー
ティング・システム・ソフトウェアを修正せずに従来型
のコンピュータ・システムにすべてのこれらの利点が与
えられる。
ティング・システム・ソフトウェアを修正せずに従来型
のコンピュータ・システムにすべてのこれらの利点が与
えられる。
【００１６】
【実施例】図１は、バス・ブリッジ１４を介してＩ／Ｏ
バス２０に接続されたホスト・バス１０を使用する従来
のコンピュータ・システムを示す。ホスト・バス１０上
に、中央演算処理装置（ＣＰＵ）１１および１２、メイ
ン・メモリ１３が接続される。システム構成に応じて他
のプロセッサまたは装置、あるいはその両方をホスト・
バス１０に接続することもできる。様々なＩ／Ｏ装置が
Ｉ／Ｏバス２０に接続される。たとえば、ネットワーク
２６がネットワーク・インタフェース２１を介してＩ／
Ｏバス２０に接続される。同様に、システム大容量記憶
装置２７が大容量記憶装置インタフェース２２を介して
Ｉ／Ｏバス２０に接続される。
バス２０に接続されたホスト・バス１０を使用する従来
のコンピュータ・システムを示す。ホスト・バス１０上
に、中央演算処理装置（ＣＰＵ）１１および１２、メイ
ン・メモリ１３が接続される。システム構成に応じて他
のプロセッサまたは装置、あるいはその両方をホスト・
バス１０に接続することもできる。様々なＩ／Ｏ装置が
Ｉ／Ｏバス２０に接続される。たとえば、ネットワーク
２６がネットワーク・インタフェース２１を介してＩ／
Ｏバス２０に接続される。同様に、システム大容量記憶
装置２７が大容量記憶装置インタフェース２２を介して
Ｉ／Ｏバス２０に接続される。
【００１７】ネットワーク・サーバとして働く、図１に
示したような従来技術のシステムでは、ネットワーク２
６からデータを受信する際の通常のデータ経路は、デー
タをネットワーク・インタフェース２１を介しバス・ブ
リッジ１４を介してメイン・メモリ１３へ転送する経路
である。データの最終宛先が大容量記憶装置２７である
場合、データは次いで、メイン・メモリ１３からバス・
ブリッジ１４を介し大容量記憶装置インタフェース２２
を介して大容量記憶装置２７へ転送される。通常のファ
イル／プリント・サーバ環境では、一般にプロセッサ１
１および１２がこのデータ自体にアクセスする必要はな
いことに留意されたい。プロセッサ１１および１２は、
データがどこから転送され、どこへ転送されるかを判定
する制御構造を提供するに過ぎない。
示したような従来技術のシステムでは、ネットワーク２
６からデータを受信する際の通常のデータ経路は、デー
タをネットワーク・インタフェース２１を介しバス・ブ
リッジ１４を介してメイン・メモリ１３へ転送する経路
である。データの最終宛先が大容量記憶装置２７である
場合、データは次いで、メイン・メモリ１３からバス・
ブリッジ１４を介し大容量記憶装置インタフェース２２
を介して大容量記憶装置２７へ転送される。通常のファ
イル／プリント・サーバ環境では、一般にプロセッサ１
１および１２がこのデータ自体にアクセスする必要はな
いことに留意されたい。プロセッサ１１および１２は、
データがどこから転送され、どこへ転送されるかを判定
する制御構造を提供するに過ぎない。
【００１８】図２は、本発明の好ましい実施例による、
バス・ブリッジ３４を介してＩ／Ｏバス４０に接続され
たホスト・バス３０を使用するコンピュータ・システム
を示す。ホスト・バス３０上に、中央演算処理装置（Ｃ
ＰＵ）３１および３２、メイン・メモリ・セグメント３
３が接続される。システム構成に応じて他のプロセッサ
をホスト・バス３０に接続することもできる。様々なＩ
／Ｏ装置がＩ／Ｏバス４０に接続される。たとえば、ネ
ットワーク４６がネットワーク・インタフェース４１を
介してＩ／Ｏバス４０に接続される。同様に、システム
大容量記憶装置４７が大容量記憶装置インタフェース４
２を介してＩ／Ｏバス４０に接続される。メイン・メモ
リ・セグメント４３もＩ／Ｏバス４０に接続される。
バス・ブリッジ３４を介してＩ／Ｏバス４０に接続され
たホスト・バス３０を使用するコンピュータ・システム
を示す。ホスト・バス３０上に、中央演算処理装置（Ｃ
ＰＵ）３１および３２、メイン・メモリ・セグメント３
３が接続される。システム構成に応じて他のプロセッサ
をホスト・バス３０に接続することもできる。様々なＩ
／Ｏ装置がＩ／Ｏバス４０に接続される。たとえば、ネ
ットワーク４６がネットワーク・インタフェース４１を
介してＩ／Ｏバス４０に接続される。同様に、システム
大容量記憶装置４７が大容量記憶装置インタフェース４
２を介してＩ／Ｏバス４０に接続される。メイン・メモ
リ・セグメント４３もＩ／Ｏバス４０に接続される。
【００１９】たとえば、ホスト・バス３０は６４ビット
であり、たとえばＸＸＰＲＥＳＳバス規格、またはＰ−
６バス規格、またはその他のホスト・バス規格に従って
動作する。ＣＰＵ３１はたとえば、ペンティアム(Penti
um)プロセッサ、またはＰ−６(Pentium Pro)プロセッ
サ、またはその他のプロセッサである。ペンティアム・
プロセッサ、Ｐ−６プロセッサ、それらのそれぞれのホ
スト・バスに関する情報は、米国2200 Mission College
Boulevard, Santa Clara, California 95050に本社を
置くインテル社（Intel Corporation）から入手するこ
とができる。
であり、たとえばＸＸＰＲＥＳＳバス規格、またはＰ−
６バス規格、またはその他のホスト・バス規格に従って
動作する。ＣＰＵ３１はたとえば、ペンティアム(Penti
um)プロセッサ、またはＰ−６(Pentium Pro)プロセッ
サ、またはその他のプロセッサである。ペンティアム・
プロセッサ、Ｐ−６プロセッサ、それらのそれぞれのホ
スト・バスに関する情報は、米国2200 Mission College
Boulevard, Santa Clara, California 95050に本社を
置くインテル社（Intel Corporation）から入手するこ
とができる。
【００２０】ＣＰＵ３２はたとえば、ペンティアム・プ
ロセッサ、またはＰ−６プロセッサ、またはその他のプ
ロセッサである。メイン・メモリ・セグメント３３はた
とえば、ＳＩＭＭを使用して実施され、１０２４メガバ
イトに拡張することができる。
ロセッサ、またはＰ−６プロセッサ、またはその他のプ
ロセッサである。メイン・メモリ・セグメント３３はた
とえば、ＳＩＭＭを使用して実施され、１０２４メガバ
イトに拡張することができる。
【００２１】Ｉ／Ｏバス４０はたとえば、幅３２ビット
であり、ＰＣＩ２．１仕様に記載された周辺構成要素相
互接続（ＰＣＩ）バス規格に従って動作する。ネットワ
ーク４６はたとえば、ＩＥＥＥ８０２．３規格に記載さ
れたイーサネット・プロトコルに従って動作する。大容
量記憶装置４７はたとえば、１つまたは複数の市販のハ
ード・ディスク・ドライブを使用して実施される。メイ
ン・メモリ・セグメント４３はたとえば、ＳＩＭＭを使
用して実施され、２５６メガバイトに拡張することがで
きる。
であり、ＰＣＩ２．１仕様に記載された周辺構成要素相
互接続（ＰＣＩ）バス規格に従って動作する。ネットワ
ーク４６はたとえば、ＩＥＥＥ８０２．３規格に記載さ
れたイーサネット・プロトコルに従って動作する。大容
量記憶装置４７はたとえば、１つまたは複数の市販のハ
ード・ディスク・ドライブを使用して実施される。メイ
ン・メモリ・セグメント４３はたとえば、ＳＩＭＭを使
用して実施され、２５６メガバイトに拡張することがで
きる。
【００２２】ホスト・バス３０とＩ／Ｏバス４０は共
に、３２ビット・アドレスを使用する。アドレス空間は
ホスト・バス３０でもＩ／Ｏバス４０でも同じであり、
バス・ブリッジ３４がアドレス変換を実行する必要な
い。
に、３２ビット・アドレスを使用する。アドレス空間は
ホスト・バス３０でもＩ／Ｏバス４０でも同じであり、
バス・ブリッジ３４がアドレス変換を実行する必要な
い。
【００２３】図２に示したコンピュータ・システムで
は、メイン・メモリ・アドレス空間５０のメモリ・アド
レス・セグメント５１がメイン・メモリ・セグメント３
３に割り振られる。メイン・メモリ・アドレス空間５０
のメモリ・アドレス・セグメント５２はメイン・メモリ
・セグメント４３に割り振られる。メモリ・アドレス・
セグメント５１とメモリ・アドレス・セグメント５２が
連続する必要はなく、これらのセグメントは共に、メイ
ン・メモリの一部である場合と同様にオペレーティング
・システム・ソフトウェアによってアドレスされ管理さ
れるだけでよい。たとえば、メイン・メモリ・アドレス
・セグメント５１にはアドレス０16ないし２ＦＦＦＦＦ
ＦＦ16が割り振られる。メイン・メモリ・アドレス・セ
グメント５２にはアドレス４０００００００16ないし４
ＦＦＦＦＦＦＦ16が割り振られる。
は、メイン・メモリ・アドレス空間５０のメモリ・アド
レス・セグメント５１がメイン・メモリ・セグメント３
３に割り振られる。メイン・メモリ・アドレス空間５０
のメモリ・アドレス・セグメント５２はメイン・メモリ
・セグメント４３に割り振られる。メモリ・アドレス・
セグメント５１とメモリ・アドレス・セグメント５２が
連続する必要はなく、これらのセグメントは共に、メイ
ン・メモリの一部である場合と同様にオペレーティング
・システム・ソフトウェアによってアドレスされ管理さ
れるだけでよい。たとえば、メイン・メモリ・アドレス
・セグメント５１にはアドレス０16ないし２ＦＦＦＦＦ
ＦＦ16が割り振られる。メイン・メモリ・アドレス・セ
グメント５２にはアドレス４０００００００16ないし４
ＦＦＦＦＦＦＦ16が割り振られる。
【００２４】図２に示したコンピュータ・システムは、
米国16011 NE 36th Way, Redmond,WA 98073-9717に本社
を置くマイクロソフト社（Microsoft Corporation）か
ら市販されているウィンドウズＮＴ（Windows NT）オペ
レーティング・システム・ソフトウェア、または米国12
2 East 1700 South, Provo, Utah 94601に本社を置くノ
ベル社（Novell,Inc）から市販されているネットウェア
（Netware）オペレーティング・システム・ソフトウェ
ア、またはＵＮＩＸオペレーティング・システム・ソフ
トウェアに従って動作する。メイン・メモリ・セグメン
ト３３とメイン・メモリ・セグメント４３は、物理的に
分離されているが、単一の論理メモリ・イメージとして
構成され、このことはオペレーティング・システム・ソ
フトウェアを修正せずに行うことができる。したがっ
て、データ用のメイン・メモリ・アドレスは、データを
メイン・メモリ・セグメント３３に配置すべきか、それ
ともメイン・メモリ・セグメント４３に配置すべきかを
決定する。
米国16011 NE 36th Way, Redmond,WA 98073-9717に本社
を置くマイクロソフト社（Microsoft Corporation）か
ら市販されているウィンドウズＮＴ（Windows NT）オペ
レーティング・システム・ソフトウェア、または米国12
2 East 1700 South, Provo, Utah 94601に本社を置くノ
ベル社（Novell,Inc）から市販されているネットウェア
（Netware）オペレーティング・システム・ソフトウェ
ア、またはＵＮＩＸオペレーティング・システム・ソフ
トウェアに従って動作する。メイン・メモリ・セグメン
ト３３とメイン・メモリ・セグメント４３は、物理的に
分離されているが、単一の論理メモリ・イメージとして
構成され、このことはオペレーティング・システム・ソ
フトウェアを修正せずに行うことができる。したがっ
て、データ用のメイン・メモリ・アドレスは、データを
メイン・メモリ・セグメント３３に配置すべきか、それ
ともメイン・メモリ・セグメント４３に配置すべきかを
決定する。
【００２５】メイン・メモリを２つのセグメントに物理
的に分割することによって、オペレーティング・システ
ム・ソフトウェアを変更せずにホスト・バス３０上のデ
ータ・トラフィックを低減させることができる。このこ
とを図３ないし図５に示す。
的に分割することによって、オペレーティング・システ
ム・ソフトウェアを変更せずにホスト・バス３０上のデ
ータ・トラフィックを低減させることができる。このこ
とを図３ないし図５に示す。
【００２６】たとえば、データをネットワーク４６から
ネットワーク・インタフェース４１を介して受信し大容
量記憶装置４７に配置することは一般に、２つのステッ
プで実施される。第１のステップでは、データはネット
ワーク４６からネットワーク・インタフェース４１を介
して受信され、メイン・メモリに配置される。第２のス
テップでは、データはメイン・メモリから大容量記憶装
置インタフェース４２を介して大容量記憶装置４７へ転
送される。
ネットワーク・インタフェース４１を介して受信し大容
量記憶装置４７に配置することは一般に、２つのステッ
プで実施される。第１のステップでは、データはネット
ワーク４６からネットワーク・インタフェース４１を介
して受信され、メイン・メモリに配置される。第２のス
テップでは、データはメイン・メモリから大容量記憶装
置インタフェース４２を介して大容量記憶装置４７へ転
送される。
【００２７】図３は、データ転送に関するセットアップ
時の制御情報６０の流れを示す。たとえば、ＣＰＵ３１
またはＣＰＵ３２の一方がデータ転送をセットアップす
る。このデータ・セットアップ時には、データ転送に関
する制御情報６０がバス・ブリッジ３４を介して流れ
る。しかし、データ転送をセットアップする際、責任あ
るプロセッサは、データをデータ・トランザクションの
ために一時的に記憶するためのメイン・メモリ・セグメ
ント４３内のアドレス可能なメモリを指定する。
時の制御情報６０の流れを示す。たとえば、ＣＰＵ３１
またはＣＰＵ３２の一方がデータ転送をセットアップす
る。このデータ・セットアップ時には、データ転送に関
する制御情報６０がバス・ブリッジ３４を介して流れ
る。しかし、データ転送をセットアップする際、責任あ
るプロセッサは、データをデータ・トランザクションの
ために一時的に記憶するためのメイン・メモリ・セグメ
ント４３内のアドレス可能なメモリを指定する。
【００２８】図４に示したように、転送されたデータ６
１をネットワーク４６からネットワーク・インタフェー
ス４１を介して受信する際、転送されたデータ６１は、
メイン・メモリ・セグメント４３に配置される。図５に
示したように、転送されたデータ６１は次いで、メイン
・メモリ・セグメント４３から大容量記憶装置インタフ
ェース４２を介して大容量記憶装置４７へ転送される。
図から明らかなように、メイン・メモリ・セグメント４
３をこのデータ用に使用することによって、バス・ブリ
ッジ３４を介したトラフィックが低減された。バス・ブ
リッジ３４を介して流れたのは制御情報だけであった。
すべてのデータ転送はＩ／Ｏバス４０のみを使用して実
行された。
１をネットワーク４６からネットワーク・インタフェー
ス４１を介して受信する際、転送されたデータ６１は、
メイン・メモリ・セグメント４３に配置される。図５に
示したように、転送されたデータ６１は次いで、メイン
・メモリ・セグメント４３から大容量記憶装置インタフ
ェース４２を介して大容量記憶装置４７へ転送される。
図から明らかなように、メイン・メモリ・セグメント４
３をこのデータ用に使用することによって、バス・ブリ
ッジ３４を介したトラフィックが低減された。バス・ブ
リッジ３４を介して流れたのは制御情報だけであった。
すべてのデータ転送はＩ／Ｏバス４０のみを使用して実
行された。
【００２９】本発明の１つの大きな利点は、オペレーテ
ィング・システム・ソフトウェアを変更せずに性能が著
しく向上することであるが、オペレーティング・システ
ムがメイン・メモリのセグメント化を認識し、データ経
路の合理化および短縮を積極的に助けるようにオペレー
ティング・システム内のコードを修正することによっ
て、より高いレベルの性能向上を達成することができ
る。
ィング・システム・ソフトウェアを変更せずに性能が著
しく向上することであるが、オペレーティング・システ
ムがメイン・メモリのセグメント化を認識し、データ経
路の合理化および短縮を積極的に助けるようにオペレー
ティング・システム内のコードを修正することによっ
て、より高いレベルの性能向上を達成することができ
る。
【００３０】また、図２の実施例は単一のＩ／Ｏバスを
含むシステムで実施された本発明を示すものであるが、
本発明の原則は多数のシステム構成に拡張される。たと
えば、図６は、バス・ブリッジ７４を介してＩ／Ｏバス
８０に接続され、バス・ブリッジ７５を介してＩ／Ｏバ
ス９０にも接続されたホスト・バス７０を使用するコン
ピュータ・システムを示す。ホスト・バス７０上に、プ
ロセッサ（ＣＰＵ）７１および７２、メイン・メモリ・
セグメント７３が接続される。システム構成に応じて他
のプロセッサをホスト・バス７０に接続することもでき
る。様々なＩ／Ｏ装置がＩ／Ｏバス８０に接続される。
たとえば、Ｉ／Ｏ装置８１およびＩ／Ｏ装置８２がＩ／
Ｏバス８０に接続される。メイン・メモリ・セグメント
８３もＩ／Ｏバス８０に接続される。同様に、様々なＩ
／Ｏ装置がＩ／Ｏバス９０に接続される。たとえば、Ｉ
／Ｏ装置９１およびＩ／Ｏ装置９２がＩ／Ｏバス９０に
接続される。メイン・メモリ・セグメント９３もＩ／Ｏ
バス９０に接続される。
含むシステムで実施された本発明を示すものであるが、
本発明の原則は多数のシステム構成に拡張される。たと
えば、図６は、バス・ブリッジ７４を介してＩ／Ｏバス
８０に接続され、バス・ブリッジ７５を介してＩ／Ｏバ
ス９０にも接続されたホスト・バス７０を使用するコン
ピュータ・システムを示す。ホスト・バス７０上に、プ
ロセッサ（ＣＰＵ）７１および７２、メイン・メモリ・
セグメント７３が接続される。システム構成に応じて他
のプロセッサをホスト・バス７０に接続することもでき
る。様々なＩ／Ｏ装置がＩ／Ｏバス８０に接続される。
たとえば、Ｉ／Ｏ装置８１およびＩ／Ｏ装置８２がＩ／
Ｏバス８０に接続される。メイン・メモリ・セグメント
８３もＩ／Ｏバス８０に接続される。同様に、様々なＩ
／Ｏ装置がＩ／Ｏバス９０に接続される。たとえば、Ｉ
／Ｏ装置９１およびＩ／Ｏ装置９２がＩ／Ｏバス９０に
接続される。メイン・メモリ・セグメント９３もＩ／Ｏ
バス９０に接続される。
【００３１】図２に示したコンピュータ・システムの場
合と同様に、Ｉ／Ｏ装置間でデータ転送を実行する際、
制御情報の流れはバス・ブリッジ７４およびバス・ブリ
ッジ７５を介してプロセッサ７１またはプロセッサ７
２、あるいはその両方へ移動する。プロセッサは、２つ
のＩ／Ｏ装置間のデータ転送をセットアップする際、デ
ータが最終宛先の最も近くのメモリ・セグメントに配置
されるようにする。したがって、Ｉ／Ｏ装置８１とＩ／
Ｏ装置８２との間のデータ転送では、メイン・メモリ・
セグメント８３が使用される。Ｉ／Ｏ装置９１とＩ／Ｏ
装置９２との間のデータ転送では、メイン・メモリ・セ
グメント９３が使用される。Ｉ／Ｏ装置９２からＩ／Ｏ
装置８２へのデータ転送では、メイン・メモリ・セグメ
ント８３が使用される。これによって、クロス・バス・
トラフィックが減少され、ホスト・バスでもＩ／Ｏバス
でも総待ち時間が短縮され、Ｉ／Ｏバスが停止する可能
性が低減される。代替実施例では、プロセッサは、２つ
のＩ／Ｏ装置間のデータ転送をセットアップする際、デ
ータが情報の最初の発信元の最も近くのメモリ・セグメ
ントに配置されるようにする。
合と同様に、Ｉ／Ｏ装置間でデータ転送を実行する際、
制御情報の流れはバス・ブリッジ７４およびバス・ブリ
ッジ７５を介してプロセッサ７１またはプロセッサ７
２、あるいはその両方へ移動する。プロセッサは、２つ
のＩ／Ｏ装置間のデータ転送をセットアップする際、デ
ータが最終宛先の最も近くのメモリ・セグメントに配置
されるようにする。したがって、Ｉ／Ｏ装置８１とＩ／
Ｏ装置８２との間のデータ転送では、メイン・メモリ・
セグメント８３が使用される。Ｉ／Ｏ装置９１とＩ／Ｏ
装置９２との間のデータ転送では、メイン・メモリ・セ
グメント９３が使用される。Ｉ／Ｏ装置９２からＩ／Ｏ
装置８２へのデータ転送では、メイン・メモリ・セグメ
ント８３が使用される。これによって、クロス・バス・
トラフィックが減少され、ホスト・バスでもＩ／Ｏバス
でも総待ち時間が短縮され、Ｉ／Ｏバスが停止する可能
性が低減される。代替実施例では、プロセッサは、２つ
のＩ／Ｏ装置間のデータ転送をセットアップする際、デ
ータが情報の最初の発信元の最も近くのメモリ・セグメ
ントに配置されるようにする。
【００３２】図７は、好ましい他の代替実施例におけ
る、バス・ブリッジ１０４を介してＩ／Ｏバス１１０に
接続され、バス・ブリッジ１０５を介してＩ／Ｏバス１
２０にも接続されたホスト・バス１００を使用するコン
ピュータ・システムを示す。ホスト・バス１００上に、
プロセッサ（ＣＰＵ）１０１および１０２、メイン・メ
モリ・セグメント１０３が接続される。システム構成に
応じて他のプロセッサをホスト・バス１００に接続する
こともできる。様々なＩ／Ｏ装置がＩ／Ｏバス１１０に
接続される。たとえば、Ｉ／Ｏ装置１１１およびＩ／Ｏ
装置１１２がＩ／Ｏバス１１０に接続される。メイン・
メモリ・セグメント１１３もＩ／Ｏバス１１０に接続さ
れる。同様に、様々なＩ／Ｏ装置がＩ／Ｏバス１２０に
接続される。たとえば、Ｉ／Ｏ装置１２１およびＩ／Ｏ
装置１２２がＩ／Ｏバス１２０に接続される。メイン・
メモリ・セグメント１１３もＩ／Ｏバス１２０に接続さ
れる。
る、バス・ブリッジ１０４を介してＩ／Ｏバス１１０に
接続され、バス・ブリッジ１０５を介してＩ／Ｏバス１
２０にも接続されたホスト・バス１００を使用するコン
ピュータ・システムを示す。ホスト・バス１００上に、
プロセッサ（ＣＰＵ）１０１および１０２、メイン・メ
モリ・セグメント１０３が接続される。システム構成に
応じて他のプロセッサをホスト・バス１００に接続する
こともできる。様々なＩ／Ｏ装置がＩ／Ｏバス１１０に
接続される。たとえば、Ｉ／Ｏ装置１１１およびＩ／Ｏ
装置１１２がＩ／Ｏバス１１０に接続される。メイン・
メモリ・セグメント１１３もＩ／Ｏバス１１０に接続さ
れる。同様に、様々なＩ／Ｏ装置がＩ／Ｏバス１２０に
接続される。たとえば、Ｉ／Ｏ装置１２１およびＩ／Ｏ
装置１２２がＩ／Ｏバス１２０に接続される。メイン・
メモリ・セグメント１１３もＩ／Ｏバス１２０に接続さ
れる。
【００３３】図６に示したコンピュータ・システムの場
合と同様に、Ｉ／Ｏ装置間でデータ転送を実行する際、
制御情報の流れはバス・ブリッジ１０４およびバス・ブ
リッジ１０５を介してプロセッサ１０１またはプロセッ
サ１０２、あるいはその両方へ移動する。プロセッサ
は、２つのＩ／Ｏ装置間のデータ転送をセットアップす
る際、データが最終宛先の最も近くのメモリ・セグメン
トに配置されるようにする。図７中のアーキテクチャ
は、データをあるＩ／Ｏバス上の位置から受信し他のＩ
／Ｏバス上の位置へ転送する場合に特に有利である。し
たがって、Ｉ／Ｏ装置１２２とＩ／Ｏ装置１１２との間
のデータ転送では、ホスト・バス１００を介してデータ
を転送する必要がなくなるようにメイン・メモリ・セグ
メント１１３が使用される。これによって、クロス・バ
ス・トラフィックが減少され、ホスト・バスでもＩ／Ｏ
バスでも総待ち時間が短縮され、Ｉ／Ｏバスが停止する
可能性が低減される。
合と同様に、Ｉ／Ｏ装置間でデータ転送を実行する際、
制御情報の流れはバス・ブリッジ１０４およびバス・ブ
リッジ１０５を介してプロセッサ１０１またはプロセッ
サ１０２、あるいはその両方へ移動する。プロセッサ
は、２つのＩ／Ｏ装置間のデータ転送をセットアップす
る際、データが最終宛先の最も近くのメモリ・セグメン
トに配置されるようにする。図７中のアーキテクチャ
は、データをあるＩ／Ｏバス上の位置から受信し他のＩ
／Ｏバス上の位置へ転送する場合に特に有利である。し
たがって、Ｉ／Ｏ装置１２２とＩ／Ｏ装置１１２との間
のデータ転送では、ホスト・バス１００を介してデータ
を転送する必要がなくなるようにメイン・メモリ・セグ
メント１１３が使用される。これによって、クロス・バ
ス・トラフィックが減少され、ホスト・バスでもＩ／Ｏ
バスでも総待ち時間が短縮され、Ｉ／Ｏバスが停止する
可能性が低減される。
【００３４】図８は、Ｉ／Ｏプロセッサを使用してメイ
ン・メモリ・セグメント１１３をどのように実施できる
かの実施態様のブロック図である。Ｉ／Ｏプロセッサ
は、図のように、すべて、ローカル・バス１３０に接続
された、ローカル・プロセッサ１３２と、フラッシュ・
メモリ１３３と、メモリ制御装置１３４と、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）１３５
と、Ｉ／Ｏブリッジ１３６と、Ｉ／Ｏブリッジ１３８
と、ＵＡＲＴ(Universal Asynchronous Receiver/Trans
mitter)１３１と、調停およびその他の論理機構１３７
とを含む。たとえば、ローカル・プロセッサ１３２は、
米国2200 Mission College Boulevard, SantaClara, Ca
lifornia 95050に本社を置くインテル社から市販されて
いるｉ９６０ＪＦプロセッサである。ローカル・バス１
３０は、幅３２ビットであり、ｉ９６０バス規格に従っ
て動作する。フラッシュ・メモリ１３３は、たとえば２
５６キロバイトであり、プロセッサ１３２用のプログラ
ミング・コードを記憶するために使用される。ＤＲＡＭ
メモリ１３５はたとえば２５６メガバイトである。前述
のように、ＤＲＡＭメモリ１３５の一部はプロセッサ１
３２によってローカル・メモリとして使用され、ＤＲＡ
Ｍメモリ１３５の一部はメイン・メモリ・セグメント１
３３として使用される。メモリ制御装置１３４は、フラ
ッシュ・メモリ１３３およびＤＲＡＭメモリ１３５に制
御信号を提供する。Ｉ／Ｏブリッジ１３６および１３８
は、米国625 Clyde Avenue, Mountain View, Californi
a 94043に本社を置くＰＬＸテクノロジーズ社（PLX Tec
hnologies,Inc.）から市販されているｉ９６０／ＰＣＩ
ブリッジ集積回路を使用して実施される。Ｉ／Ｏブリッ
ジ１３６からＩ／Ｏバスへの接続は線１４１で表されて
いる。Ｉ／Ｏブリッジ１３８からＩ／Ｏバスへの接続は
線１４２で表されている。調停およびその他の論理機構
１３７はローカル・バス１３０に接続される。ＵＡＲＴ
１３１は、Ｉ／Ｏプロセッサの試験および補修に使用さ
れるＩ／Ｏプロセッサとの直列接続１４３を提供する。
ン・メモリ・セグメント１１３をどのように実施できる
かの実施態様のブロック図である。Ｉ／Ｏプロセッサ
は、図のように、すべて、ローカル・バス１３０に接続
された、ローカル・プロセッサ１３２と、フラッシュ・
メモリ１３３と、メモリ制御装置１３４と、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）１３５
と、Ｉ／Ｏブリッジ１３６と、Ｉ／Ｏブリッジ１３８
と、ＵＡＲＴ(Universal Asynchronous Receiver/Trans
mitter)１３１と、調停およびその他の論理機構１３７
とを含む。たとえば、ローカル・プロセッサ１３２は、
米国2200 Mission College Boulevard, SantaClara, Ca
lifornia 95050に本社を置くインテル社から市販されて
いるｉ９６０ＪＦプロセッサである。ローカル・バス１
３０は、幅３２ビットであり、ｉ９６０バス規格に従っ
て動作する。フラッシュ・メモリ１３３は、たとえば２
５６キロバイトであり、プロセッサ１３２用のプログラ
ミング・コードを記憶するために使用される。ＤＲＡＭ
メモリ１３５はたとえば２５６メガバイトである。前述
のように、ＤＲＡＭメモリ１３５の一部はプロセッサ１
３２によってローカル・メモリとして使用され、ＤＲＡ
Ｍメモリ１３５の一部はメイン・メモリ・セグメント１
３３として使用される。メモリ制御装置１３４は、フラ
ッシュ・メモリ１３３およびＤＲＡＭメモリ１３５に制
御信号を提供する。Ｉ／Ｏブリッジ１３６および１３８
は、米国625 Clyde Avenue, Mountain View, Californi
a 94043に本社を置くＰＬＸテクノロジーズ社（PLX Tec
hnologies,Inc.）から市販されているｉ９６０／ＰＣＩ
ブリッジ集積回路を使用して実施される。Ｉ／Ｏブリッ
ジ１３６からＩ／Ｏバスへの接続は線１４１で表されて
いる。Ｉ／Ｏブリッジ１３８からＩ／Ｏバスへの接続は
線１４２で表されている。調停およびその他の論理機構
１３７はローカル・バス１３０に接続される。ＵＡＲＴ
１３１は、Ｉ／Ｏプロセッサの試験および補修に使用さ
れるＩ／Ｏプロセッサとの直列接続１４３を提供する。
【００３５】前記の議論は、本発明の例示的な方法およ
び実施例を開示し説明したものに過ぎない。当業者には
理解されるように、本発明は、その趣旨からも基本的特
徴からも逸脱せずに他の特定の形態で実施することがで
きる。したがって、本発明の開示は、本発明の範囲を例
示するものであり、制限するものではない。本発明の範
囲は特許請求の範囲に記載されている。
び実施例を開示し説明したものに過ぎない。当業者には
理解されるように、本発明は、その趣旨からも基本的特
徴からも逸脱せずに他の特定の形態で実施することがで
きる。したがって、本発明の開示は、本発明の範囲を例
示するものであり、制限するものではない。本発明の範
囲は特許請求の範囲に記載されている。
【００３６】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００３７】（実施態様１）ホスト・バスと、ホスト・
バスに結合されたプロセッサと、入出力バスと、前記入
出力バスと前記ホスト・バスとの間に結合され、前記ホ
スト・バスと前記入出力バスとの間で情報を転送するた
めに使用されるバス・ブリッジと、コンピュータ・シス
テム用のメイン・メモリとを備え、前記メイン・メモリ
が、前記ホスト・バスに結合された第１のメイン・メモ
リ・セグメントと、前記入出力バスに結合された第２の
メイン・メモリ・セグメントとを備え、前記第１のメイ
ン・メモリ・セグメントおよび前記第２のメイン・メモ
リ・セグメントが、前記プロセッサから単一の論理メモ
リ・イメージとして見えるように構成されることを特徴
とするコンピュータ・システム。
バスに結合されたプロセッサと、入出力バスと、前記入
出力バスと前記ホスト・バスとの間に結合され、前記ホ
スト・バスと前記入出力バスとの間で情報を転送するた
めに使用されるバス・ブリッジと、コンピュータ・シス
テム用のメイン・メモリとを備え、前記メイン・メモリ
が、前記ホスト・バスに結合された第１のメイン・メモ
リ・セグメントと、前記入出力バスに結合された第２の
メイン・メモリ・セグメントとを備え、前記第１のメイ
ン・メモリ・セグメントおよび前記第２のメイン・メモ
リ・セグメントが、前記プロセッサから単一の論理メモ
リ・イメージとして見えるように構成されることを特徴
とするコンピュータ・システム。
【００３８】（実施態様２）前記入出力バスに結合され
た第１の入出力装置と、前記入出力バスに結合された第
２の入出力装置を有し、前記第１の入出力装置と前記第
２の入出力装置との間の第１のデータ転送が前記プロセ
ッサによって制御され、前記第１のデータ転送時に、転
送されたデータが前記第２のメイン・メモリ・セグメン
トに記憶されることを特徴とする実施態様１に記載のコ
ンピュータ・システム。
た第１の入出力装置と、前記入出力バスに結合された第
２の入出力装置を有し、前記第１の入出力装置と前記第
２の入出力装置との間の第１のデータ転送が前記プロセ
ッサによって制御され、前記第１のデータ転送時に、転
送されたデータが前記第２のメイン・メモリ・セグメン
トに記憶されることを特徴とする実施態様１に記載のコ
ンピュータ・システム。
【００３９】（実施態様３）第２の入出力バスと、第２
の入出力バスと前記ホスト・バスとの間に結合され、前
記ホスト・バスと第２の入出力バスとの間で情報を転送
するために使用される第２のバス・ブリッジを備え、前
記メイン・メモリが、前記第２の入出力バスに結合され
た第３のメイン・メモリ・セグメントをも備え、前記第
１のメイン・メモリ・セグメント、前記第２のメイン・
メモリ・セグメント、前記第３のメイン・メモリ・セグ
メントが、前記プロセッサから単一の論理メモリ・イメ
ージとして見えるように構成されることを特徴とする実
施態様２に記載のコンピュータ・システム。
の入出力バスと前記ホスト・バスとの間に結合され、前
記ホスト・バスと第２の入出力バスとの間で情報を転送
するために使用される第２のバス・ブリッジを備え、前
記メイン・メモリが、前記第２の入出力バスに結合され
た第３のメイン・メモリ・セグメントをも備え、前記第
１のメイン・メモリ・セグメント、前記第２のメイン・
メモリ・セグメント、前記第３のメイン・メモリ・セグ
メントが、前記プロセッサから単一の論理メモリ・イメ
ージとして見えるように構成されることを特徴とする実
施態様２に記載のコンピュータ・システム。
【００４０】（実施態様４）前記第２の入出力バスに結
合された第３の入出力装置と、前記第２の入出力バスに
結合された第４の入出力装置を備え、前記第３の入出力
装置と前記第４の入出力装置との間の第２のデータ転送
が前記プロセッサによって制御され、前記第２のデータ
転送時に、転送されたデータが前記第３のメイン・メモ
リ・セグメントに記憶されることを特徴とする実施態様
３に記載のコンピュータ・システム。
合された第３の入出力装置と、前記第２の入出力バスに
結合された第４の入出力装置を備え、前記第３の入出力
装置と前記第４の入出力装置との間の第２のデータ転送
が前記プロセッサによって制御され、前記第２のデータ
転送時に、転送されたデータが前記第３のメイン・メモ
リ・セグメントに記憶されることを特徴とする実施態様
３に記載のコンピュータ・システム。
【００４１】（実施態様５）前記第３の入出力装置から
前記第２の入出力装置への第３のデータ転送が前記プロ
セッサによって制御され、前記第３のデータ転送時に、
転送されたデータが前記第２のメイン・メモリ・セグメ
ントに記憶されることを特徴とする実施態様３に記載の
コンピュータ・システム。
前記第２の入出力装置への第３のデータ転送が前記プロ
セッサによって制御され、前記第３のデータ転送時に、
転送されたデータが前記第２のメイン・メモリ・セグメ
ントに記憶されることを特徴とする実施態様３に記載の
コンピュータ・システム。
【００４２】（実施態様６）前記入出力バスがＰＣＩバ
ス規格に従って動作することを特徴とする実施態様１に
記載のコンピュータ・システム。
ス規格に従って動作することを特徴とする実施態様１に
記載のコンピュータ・システム。
【００４３】（実施態様７）前記第２の入出力バスと、
前記第２の入出力バスとホスト・バスとの間に結合さ
れ、前記ホスト・バスと前記第２の入出力バスとの間で
情報を転送するために使用される第２のバス・ブリッジ
を備え、前記第２のメイン・メモリ・セグメントが前記
第２の入出力バスに結合されることを特徴とする実施態
様２に記載のコンピュータ・システム。
前記第２の入出力バスとホスト・バスとの間に結合さ
れ、前記ホスト・バスと前記第２の入出力バスとの間で
情報を転送するために使用される第２のバス・ブリッジ
を備え、前記第２のメイン・メモリ・セグメントが前記
第２の入出力バスに結合されることを特徴とする実施態
様２に記載のコンピュータ・システム。
【００４４】（実施態様８）前記第２の入出力バスに結
合された第３の入出力装置と、前記第２の入出力バスに
結合された第４の入出力装置を備え、前記第３の入出力
装置と前記第４の入出力装置との間の第２のデータ転送
がプロセッサによって制御され、前記第２のデータ転送
時に、転送されたデータが前記第２のメイン・メモリ・
セグメントに記憶されることを特徴とする実施態様７に
記載のコンピュータ・システム。
合された第３の入出力装置と、前記第２の入出力バスに
結合された第４の入出力装置を備え、前記第３の入出力
装置と前記第４の入出力装置との間の第２のデータ転送
がプロセッサによって制御され、前記第２のデータ転送
時に、転送されたデータが前記第２のメイン・メモリ・
セグメントに記憶されることを特徴とする実施態様７に
記載のコンピュータ・システム。
【００４５】（実施態様９）前記第３の入出力装置から
前記第２の入出力装置への第３のデータ転送が前記プロ
セッサによって制御され、前記第３のデータ転送時に、
転送されたデータが前記第２のメイン・メモリ・セグメ
ントに記憶されることを特徴とする実施態様３に記載の
コンピュータ・システム。
前記第２の入出力装置への第３のデータ転送が前記プロ
セッサによって制御され、前記第３のデータ転送時に、
転送されたデータが前記第２のメイン・メモリ・セグメ
ントに記憶されることを特徴とする実施態様３に記載の
コンピュータ・システム。
【００４６】（実施態様１０）第１の入出力バスに接続
された第１の入出力装置から前記第１の入出力バスに接
続された第２の入出力装置へのデータ転送を実行する方
法であって、（ａ）ホスト・バスに接続された第１のメ
イン・メモリ・セグメントおよび前記第１の入出力バス
に接続された第２のメイン・メモリ・セグメントを、コ
ンピュータ・システム用のオペレーティング・システム
から単一の論理メモリ・イメージとして見えるように構
成するステップと、（ｂ）前記入出力バスと前記ホスト
・バスとの間に接続されたバス・ブリッジを介して、第
１の入出力装置と前記ホスト・バスに接続されたプロセ
ッサとの間で制御情報を送るステップと、（ｃ）前記入
出力バスと前記ホスト・バスとの間に接続された前記バ
ス・ブリッジを介さずに、前記第１の入出力装置から前
記第２のメイン・メモリ・セグメントへデータを転送す
るステップと、（ｄ）前記入出力バスと前記ホスト・バ
スとの間に接続された前記バス・ブリッジを介さずに、
前記第２のメイン・メモリ・セグメントから第２の入出
力装置へデータを転送するステップとを有することを特
徴とする方法。
された第１の入出力装置から前記第１の入出力バスに接
続された第２の入出力装置へのデータ転送を実行する方
法であって、（ａ）ホスト・バスに接続された第１のメ
イン・メモリ・セグメントおよび前記第１の入出力バス
に接続された第２のメイン・メモリ・セグメントを、コ
ンピュータ・システム用のオペレーティング・システム
から単一の論理メモリ・イメージとして見えるように構
成するステップと、（ｂ）前記入出力バスと前記ホスト
・バスとの間に接続されたバス・ブリッジを介して、第
１の入出力装置と前記ホスト・バスに接続されたプロセ
ッサとの間で制御情報を送るステップと、（ｃ）前記入
出力バスと前記ホスト・バスとの間に接続された前記バ
ス・ブリッジを介さずに、前記第１の入出力装置から前
記第２のメイン・メモリ・セグメントへデータを転送す
るステップと、（ｄ）前記入出力バスと前記ホスト・バ
スとの間に接続された前記バス・ブリッジを介さずに、
前記第２のメイン・メモリ・セグメントから第２の入出
力装置へデータを転送するステップとを有することを特
徴とする方法。
【００４７】（実施態様１１）前記ステップ（ｃ）およ
び前記ステップ（ｄ）で、前記入出力バスがＰＣＩバス
規格に従って動作することを特徴とする実施態様１０に
記載のコンピュータ・システム。
び前記ステップ（ｄ）で、前記入出力バスがＰＣＩバス
規格に従って動作することを特徴とする実施態様１０に
記載のコンピュータ・システム。
【００４８】（実施態様１２）入出力装置間のデータ転
送を実行する方法であって、 （ａ）ホスト・バスに接続された第１のメイン・メモリ
・セグメントおよび第１の入出力バスに接続された第２
のメイン・メモリ・セグメントを、コンピュータ・シス
テム用のオペレーティング・システムから単一の論理メ
モリ・イメージとして見えるように構成するステップ
と、 （ｂ）第１のデータ転送を実行するステップとして、
（ｂ．１）第１の制御情報を、前記第１の入出力バスと
ホスト・バスとの間に接続された第１のバス・ブリッジ
を介して、前記第１の入出力バスに接続された第１の入
出力装置とホスト・バスに接続されたプロセッサとの間
で送るサブステップと、（ｂ．２）第１の入出力バスと
ホスト・バスとの間に接続された第１のバス・ブリッジ
を介さずに、第１の入出力装置から第２のメイン・メモ
リ・セグメントへデータを転送するサブステップと、
（ｂ．３）第１の入出力バスとホスト・バスとの間に接
続された第１のバス・ブリッジを介さずに、第２のメイ
ン・メモリ・セグメントから第１の入出力バスに接続さ
れた第２の入出力装置へデータを転送するサブステップ
とを有する、ことを特徴とする方法。
送を実行する方法であって、 （ａ）ホスト・バスに接続された第１のメイン・メモリ
・セグメントおよび第１の入出力バスに接続された第２
のメイン・メモリ・セグメントを、コンピュータ・シス
テム用のオペレーティング・システムから単一の論理メ
モリ・イメージとして見えるように構成するステップ
と、 （ｂ）第１のデータ転送を実行するステップとして、
（ｂ．１）第１の制御情報を、前記第１の入出力バスと
ホスト・バスとの間に接続された第１のバス・ブリッジ
を介して、前記第１の入出力バスに接続された第１の入
出力装置とホスト・バスに接続されたプロセッサとの間
で送るサブステップと、（ｂ．２）第１の入出力バスと
ホスト・バスとの間に接続された第１のバス・ブリッジ
を介さずに、第１の入出力装置から第２のメイン・メモ
リ・セグメントへデータを転送するサブステップと、
（ｂ．３）第１の入出力バスとホスト・バスとの間に接
続された第１のバス・ブリッジを介さずに、第２のメイ
ン・メモリ・セグメントから第１の入出力バスに接続さ
れた第２の入出力装置へデータを転送するサブステップ
とを有する、ことを特徴とする方法。
【００４９】（実施態様１３）前記ステップ（ｂ．１）
および前記ステップ（ｂ．２）で、入出力バスがＰＣＩ
バス規格に従って動作することを特徴とする実施態様１
２に記載のコンピュータ・システム。
および前記ステップ（ｂ．２）で、入出力バスがＰＣＩ
バス規格に従って動作することを特徴とする実施態様１
２に記載のコンピュータ・システム。
【００５０】（実施態様１４）前記ステップ（ａ）が、
第２の入出力バスに接続された第３のメイン・メモリ・
セグメントを前記第１のメイン・メモリ・セグメントお
よび前記第２のメイン・メモリ・セグメントと共に、コ
ンピュータ・システム用のオペレーティング・システム
から単一の論理メモリ・イメージとして見えるように構
成することを有することを特徴とする実施態様１２に記
載のコンピュータ・システム。
第２の入出力バスに接続された第３のメイン・メモリ・
セグメントを前記第１のメイン・メモリ・セグメントお
よび前記第２のメイン・メモリ・セグメントと共に、コ
ンピュータ・システム用のオペレーティング・システム
から単一の論理メモリ・イメージとして見えるように構
成することを有することを特徴とする実施態様１２に記
載のコンピュータ・システム。
【００５１】（実施態様１５） （ｃ）第２のデータ転送を実行するステップとして、
（ｃ．１）第２の制御情報を、前記第２の入出力バスと
前記ホスト・バスとの間に接続された第２のバス・ブリ
ッジを介して、前記第２の入出力バスに接続された第３
の入出力装置とホスト・バスに接続されたプロセッサと
の間で送信するサブステップと、（ｃ．２）前記第２の
入出力バスと前記ホスト・バスとの間に接続された前記
第２のバス・ブリッジを介さずに、前記第３の入出力装
置から前記第３のメイン・メモリ・セグメントへデータ
を転送するサブステップと、（ｃ．３）前記第２の入出
力バスと前記ホスト・バスとの間に接続された前記第２
のバス・ブリッジを介さずに、前記第３のメイン・メモ
リ・セグメントから、前記第２の入出力バスに接続され
た第４の入出力装置へデータを転送するサブステップと
を有する、ことを特徴とする実施態様１４に記載の方
法。
（ｃ．１）第２の制御情報を、前記第２の入出力バスと
前記ホスト・バスとの間に接続された第２のバス・ブリ
ッジを介して、前記第２の入出力バスに接続された第３
の入出力装置とホスト・バスに接続されたプロセッサと
の間で送信するサブステップと、（ｃ．２）前記第２の
入出力バスと前記ホスト・バスとの間に接続された前記
第２のバス・ブリッジを介さずに、前記第３の入出力装
置から前記第３のメイン・メモリ・セグメントへデータ
を転送するサブステップと、（ｃ．３）前記第２の入出
力バスと前記ホスト・バスとの間に接続された前記第２
のバス・ブリッジを介さずに、前記第３のメイン・メモ
リ・セグメントから、前記第２の入出力バスに接続され
た第４の入出力装置へデータを転送するサブステップと
を有する、ことを特徴とする実施態様１４に記載の方
法。
【００５２】（実施態様１６） （ｃ）第２のデータ転送を実行するステップとして、
（ｃ．１）第２の制御情報を、前記第２の入出力バスと
前記ホスト・バスとの間に接続された第２のバス・ブリ
ッジを介して、前記第２の入出力バスに接続された第３
の入出力装置とホスト・バスに接続されたプロセッサと
の間で送信するサブステップと、（ｃ．２）前記第２の
バス・ブリッジを介し前記第１のバス・ブリッジを介し
て、前記第３の入出力装置から前記第２のメイン・メモ
リ・セグメントへデータを転送するサブステップと、
（ｃ．３）前記第２の入出力バスと前記ホスト・バスと
の間に接続された前記第１のバス・ブリッジを介さず
に、前記第２のメイン・メモリ・セグメントから前記第
１の入出力装置へデータを転送するサブステップとを有
する、ことを特徴とする実施態様１４に記載の方法。
（ｃ．１）第２の制御情報を、前記第２の入出力バスと
前記ホスト・バスとの間に接続された第２のバス・ブリ
ッジを介して、前記第２の入出力バスに接続された第３
の入出力装置とホスト・バスに接続されたプロセッサと
の間で送信するサブステップと、（ｃ．２）前記第２の
バス・ブリッジを介し前記第１のバス・ブリッジを介し
て、前記第３の入出力装置から前記第２のメイン・メモ
リ・セグメントへデータを転送するサブステップと、
（ｃ．３）前記第２の入出力バスと前記ホスト・バスと
の間に接続された前記第１のバス・ブリッジを介さず
に、前記第２のメイン・メモリ・セグメントから前記第
１の入出力装置へデータを転送するサブステップとを有
する、ことを特徴とする実施態様１４に記載の方法。
【００５３】（実施態様１７）前記ステップ（ａ）で、
第２のメイン・メモリ・セグメントが第２の入出力バス
に接続されることを特徴とする実施態様１２に記載のコ
ンピュータ・システム。
第２のメイン・メモリ・セグメントが第２の入出力バス
に接続されることを特徴とする実施態様１２に記載のコ
ンピュータ・システム。
【００５４】（実施態様１８） （ｃ）第２のデータ転送を実行するステップとして、
（ｃ．１）第２の制御情報を、前記第２の入出力バスと
前記ホスト・バスとの間に接続された第２のバス・ブリ
ッジを介して、前記第２の入出力バスに接続された第３
の入出力装置と前記ホスト・バスに接続されたプロセッ
サとの間で送るサブステップと、（ｃ．２）前記第２の
入出力バスと前記ホスト・バスとの間に接続された前記
第２のバス・ブリッジを介さずに、前記第３の入出力装
置から前記第２のメイン・メモリ・セグメントへデータ
を転送するサブステップと、（ｃ．３）前記第２の入出
力バスと前記ホスト・バスとの間に接続された前記第２
のバス・ブリッジを介さずに、前記第２のメイン・メモ
リ・セグメントから、前記第２の入出力バスに接続され
た第４の入出力装置へデータを転送するサブステップと
を有する、ことを特徴とする実施態様１７に記載の方
法。
（ｃ．１）第２の制御情報を、前記第２の入出力バスと
前記ホスト・バスとの間に接続された第２のバス・ブリ
ッジを介して、前記第２の入出力バスに接続された第３
の入出力装置と前記ホスト・バスに接続されたプロセッ
サとの間で送るサブステップと、（ｃ．２）前記第２の
入出力バスと前記ホスト・バスとの間に接続された前記
第２のバス・ブリッジを介さずに、前記第３の入出力装
置から前記第２のメイン・メモリ・セグメントへデータ
を転送するサブステップと、（ｃ．３）前記第２の入出
力バスと前記ホスト・バスとの間に接続された前記第２
のバス・ブリッジを介さずに、前記第２のメイン・メモ
リ・セグメントから、前記第２の入出力バスに接続され
た第４の入出力装置へデータを転送するサブステップと
を有する、ことを特徴とする実施態様１７に記載の方
法。
【００５５】（実施態様１９） （ｃ）第２のデータ転送を実行するステップとして、
（ｃ．１）第２の制御情報を、第２の入出力バスと前記
ホスト・バスとの間に接続された第２のバス・ブリッジ
を介して、前記第２の入出力バスに接続された第３の入
出力装置と前記ホスト・バスに接続された前記プロセッ
サとの間で送るサブステップと、（ｃ．２）前記第２の
入出力バスと前記ホスト・バスとの間に接続された前記
第２のバス・ブリッジを介さず、かつ前記第１の入出力
バスと前記ホスト・バスとの間に接続された前記第１の
バス・ブリッジを介さずに、前記第３の入出力装置から
前記第２のメイン・メモリ・セグメントへデータを転送
するサブステップと、（ｃ．３）前記第２の入出力バス
と前記ホスト・バスとの間に接続された前記第１のバス
・ブリッジを介さずに、前記第２のメイン・メモリ・セ
グメントから前記第１の入出力装置へデータを転送する
サブステップとを有する、ことを特徴とする実施態様１
７に記載の方法。
（ｃ．１）第２の制御情報を、第２の入出力バスと前記
ホスト・バスとの間に接続された第２のバス・ブリッジ
を介して、前記第２の入出力バスに接続された第３の入
出力装置と前記ホスト・バスに接続された前記プロセッ
サとの間で送るサブステップと、（ｃ．２）前記第２の
入出力バスと前記ホスト・バスとの間に接続された前記
第２のバス・ブリッジを介さず、かつ前記第１の入出力
バスと前記ホスト・バスとの間に接続された前記第１の
バス・ブリッジを介さずに、前記第３の入出力装置から
前記第２のメイン・メモリ・セグメントへデータを転送
するサブステップと、（ｃ．３）前記第２の入出力バス
と前記ホスト・バスとの間に接続された前記第１のバス
・ブリッジを介さずに、前記第２のメイン・メモリ・セ
グメントから前記第１の入出力装置へデータを転送する
サブステップとを有する、ことを特徴とする実施態様１
７に記載の方法。
【００５６】
【発明の効果】以上のように、本発明を使用すると、ホ
スト（プロセッサ）バス上のトラフィックが著しく低減
する。また、本発明では、バス境界を横切るトラフィッ
クの量を制限することによって並行性を向上させること
もできる。つまり、総バス使用率を低減させることによ
って、総システム・スループットを大幅に向上させるこ
とができる。さらに、本発明では、データの最終宛先の
できるだけ近くにデータを一時的に記憶することもでき
る。システムの視点からは、あるＩ／Ｏ装置から他のＩ
／Ｏ装置へ転送されるデータをデータの最終宛先のでき
るだけ近くに配置すると、クロス・バス・トラフィック
が減少され、総待ち時間が短縮され、Ｉ／Ｏ装置が停止
する可能性の低減がもたらされる。最後に、本発明は、
既存のオペレーティング・システム・ソフトウェアを修
正せずに従来型のコンピュータ・システムにすべてのこ
れらの利点を得ることもできる。
スト（プロセッサ）バス上のトラフィックが著しく低減
する。また、本発明では、バス境界を横切るトラフィッ
クの量を制限することによって並行性を向上させること
もできる。つまり、総バス使用率を低減させることによ
って、総システム・スループットを大幅に向上させるこ
とができる。さらに、本発明では、データの最終宛先の
できるだけ近くにデータを一時的に記憶することもでき
る。システムの視点からは、あるＩ／Ｏ装置から他のＩ
／Ｏ装置へ転送されるデータをデータの最終宛先のでき
るだけ近くに配置すると、クロス・バス・トラフィック
が減少され、総待ち時間が短縮され、Ｉ／Ｏ装置が停止
する可能性の低減がもたらされる。最後に、本発明は、
既存のオペレーティング・システム・ソフトウェアを修
正せずに従来型のコンピュータ・システムにすべてのこ
れらの利点を得ることもできる。
【図面の簡単な説明】
【図１】従来技術による、バス・ブリッジを介してＩ／
Ｏバスに接続され、かつメイン・メモリに接続されたホ
スト・バスを使用するコンピュータ・システムを示す図
である。
Ｏバスに接続され、かつメイン・メモリに接続されたホ
スト・バスを使用するコンピュータ・システムを示す図
である。
【図２】本発明の好ましい実施例による、メイン・メモ
リの一部がホスト・バス上に配置され、一部がＩ／Ｏバ
ス上に配置されるようにメイン・メモリがセグメント化
されたコンピュータ・システムを示す図である。
リの一部がホスト・バス上に配置され、一部がＩ／Ｏバ
ス上に配置されるようにメイン・メモリがセグメント化
されたコンピュータ・システムを示す図である。
【図３】本発明の好ましい実施例による、図２に示した
コンピュータ・システム中の制御情報の流れを示す図で
ある。
コンピュータ・システム中の制御情報の流れを示す図で
ある。
【図４】本発明の好ましい実施例による、図２に示した
コンピュータ・システム中のデータの流れを示す図であ
る。
コンピュータ・システム中のデータの流れを示す図であ
る。
【図５】本発明の好ましい実施例による、図２に示した
コンピュータ・システム中のデータの流れを示す図であ
る。
コンピュータ・システム中のデータの流れを示す図であ
る。
【図６】本発明の好ましい代替実施例による、メイン・
メモリの一部がホスト・バス上に配置され、一部が第１
のＩ／Ｏバス上に配置され、一部が第２のＩ／Ｏバス上
に配置されるようにメイン・メモリがセグメント化され
たコンピュータ・システムを示す図である。
メモリの一部がホスト・バス上に配置され、一部が第１
のＩ／Ｏバス上に配置され、一部が第２のＩ／Ｏバス上
に配置されるようにメイン・メモリがセグメント化され
たコンピュータ・システムを示す図である。
【図７】本発明の好ましい他の代替実施例による、メイ
ン・メモリの一部がホスト・バス上に配置され、一部が
第１のＩ／Ｏバスと第２のＩ／Ｏバスとの間に配置され
るようにメイン・メモリがセグメント化されたコンピュ
ータ・システムを示す図である。
ン・メモリの一部がホスト・バス上に配置され、一部が
第１のＩ／Ｏバスと第２のＩ／Ｏバスとの間に配置され
るようにメイン・メモリがセグメント化されたコンピュ
ータ・システムを示す図である。
【図８】２本のＩ／Ｏバスによって共有される資源を含
むＩ／Ｏプロセッサのブロック図である。
むＩ／Ｏプロセッサのブロック図である。
１０：ホスト・バス １１、１２：中央処理装置 １３：メイン・メモリ １４：バス・ブリッジ １６：大容量記憶装置 １７、１８：内部バス ２０：Ｉ／Ｏバス ２１：ネットワーク・インタフェース ２２：大容量記憶装置インタフェース ２６：ネットワーク ２７：大容量記憶装置 ３０：ホスト・バス ３１、３２：中央処理装置 ３３：メイン・メモリ・セグメント ３４：バス・ブリッジ ４０：Ｉ／Ｏバス ４１：ネットワーク・インターフェース ４２：大容量記憶装置インターフェース ４３：メイン・メモリ・セグメント ４６：ネットワーク ４７：大容量記憶装置 ５０：メイン・メモリ・アドレス空間 ５１、５２：メモリ・アドレス・セグメント ６０：制御情報 ６１：転送されたデータ ７０：ホスト・バス ７１、７２：プロセッサ ７３、８３、９３：メイン・メモリ・セグメント ７４、７５：バス・ブリッジ ８０、９０：Ｉ／Ｏバス ８１、８２、９１、９２：Ｉ／Ｏ装置 １００：ホスト・バス １０１、１０２：プロセッサ １０３、１１３：メイン・メモリ・セグメント １０４、１０５：バス・ブリッジ １１０、１２０：Ｉ／Ｏバス １１１、１１２、１２１、１２２：Ｉ／Ｏ装置 １３１：ＵＡＲＴ １３２： プロセッサ １３３：フラッシュ・メモリ １３４：メモリ制御装置 １３５：ＤＲＡＭ １３６、１３８：Ｉ／Ｏブリッジ １３７：調停とその他の論理回路
Claims (1)
- 【請求項１】ホスト・バスと、 ホスト・バスに結合されたプロセッサと、 入出力バスと、 前記入出力バスと前記ホスト・バスとの間に結合され、
前記ホスト・バスと前記入出力バスとの間で情報を転送
するために使用されるバス・ブリッジと、 コンピュータ・システム用のメイン・メモリとを備え、
前記メイン・メモリが、 前記ホスト・バスに結合された第１のメイン・メモリ・
セグメントと、 前記入出力バスに結合された第２のメイン・メモリ・セ
グメントとを備え、前記第１のメイン・メモリ・セグメ
ントおよび前記第２のメイン・メモリ・セグメントが、
前記プロセッサから単一の論理メモリ・イメージとして
見えるように構成されることを特徴とするコンピュータ
・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US480,429 | 1983-03-30 | ||
| US08/480,429 US5664152A (en) | 1995-06-06 | 1995-06-06 | Multiple segmenting of main memory to streamline data paths in a computing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH096711A true JPH096711A (ja) | 1997-01-10 |
| JP3701076B2 JP3701076B2 (ja) | 2005-09-28 |
Family
ID=23907933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14145996A Expired - Lifetime JP3701076B2 (ja) | 1995-06-06 | 1996-06-04 | セグメント化したメモリを備えたコンピュータ・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5664152A (ja) |
| EP (1) | EP0747830B1 (ja) |
| JP (1) | JP3701076B2 (ja) |
| DE (1) | DE69607887T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020204913A (ja) * | 2019-06-17 | 2020-12-24 | 富士通株式会社 | 演算処理装置、及び情報処理装置 |
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