JP2000222346A - インテリジェントｉ／ｏコントロ―ラにおけるｐｃｉ―ｐｃｉブリッジに対する結合デバイスに関する装置及び方法 - Google Patents
インテリジェントｉ／ｏコントロ―ラにおけるｐｃｉ―ｐｃｉブリッジに対する結合デバイスに関する装置及び方法Info
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- JP2000222346A JP2000222346A JP11076310A JP7631099A JP2000222346A JP 2000222346 A JP2000222346 A JP 2000222346A JP 11076310 A JP11076310 A JP 11076310A JP 7631099 A JP7631099 A JP 7631099A JP 2000222346 A JP2000222346 A JP 2000222346A
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- bus
- space
- memory
- processor
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/404—Coupling between buses using bus bridges with address mapping
Abstract
(57)【要約】 （修正有）
【課題】ＰＣＩ−ＰＣＩブリッジの後でＰＣＩデバイス
を透過的に結合するための装置及び方法。 【解決手段】コントローラは、ＰＣＩ−ＰＣＩブリッジ
と、それによってプライマリＰＣＩバスに結合されたセ
カンダリＰＣＩバスを包含する。ブリッジアシストデバ
イス（ＢＡＳＳ）は、システムメモリの一部を獲得する
ための露出したＰＣＩデバイスの１つである。メモリア
ドレススペースは隠れＰＣＩデバイスの各々に割り当て
られる。隠れＰＣＩデバイスは、データをローカルＣＰ
Ｕ２１４に転送するためにメモリアドレススペースを使
用する。Ｌｏｃａ−ＰＣＩブリッジは、システムメモリ
の部分である第２のメモリアドレススペースを獲得し、
隠れＰＣＩデバイスとローカルメモリとの間のデータを
転送するのに使用される。
を透過的に結合するための装置及び方法。 【解決手段】コントローラは、ＰＣＩ−ＰＣＩブリッジ
と、それによってプライマリＰＣＩバスに結合されたセ
カンダリＰＣＩバスを包含する。ブリッジアシストデバ
イス（ＢＡＳＳ）は、システムメモリの一部を獲得する
ための露出したＰＣＩデバイスの１つである。メモリア
ドレススペースは隠れＰＣＩデバイスの各々に割り当て
られる。隠れＰＣＩデバイスは、データをローカルＣＰ
Ｕ２１４に転送するためにメモリアドレススペースを使
用する。Ｌｏｃａ−ＰＣＩブリッジは、システムメモリ
の部分である第２のメモリアドレススペースを獲得し、
隠れＰＣＩデバイスとローカルメモリとの間のデータを
転送するのに使用される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、周辺
コントローラに関する。特に、本発明は、ＰＣＩ−ＰＣ
Ｉブリッジに対するデバイスを結合するための機構を提
供することに関する。
コントローラに関する。特に、本発明は、ＰＣＩ−ＰＣ
Ｉブリッジに対するデバイスを結合するための機構を提
供することに関する。
【０００２】
【従来の技術】クライアント／サーバアーキテクチャの
激増・拡散により、これらのアーキテクチャの性能を改
善するように増加した関心を導く。クライアント／サー
バアーキテクチャのボトルネックは、ローカルエリアネ
ットワーク（ＬＡＮ）デバイス、スモール・コンピュー
タ・システム・インターフェース（ＳＣＳＩ）デバイ
ス、モーションビデオデバイスなどのような周辺デバイ
スにアクセスする際のＩ／Ｏパフォーマンスである。
激増・拡散により、これらのアーキテクチャの性能を改
善するように増加した関心を導く。クライアント／サー
バアーキテクチャのボトルネックは、ローカルエリアネ
ットワーク（ＬＡＮ）デバイス、スモール・コンピュー
タ・システム・インターフェース（ＳＣＳＩ）デバイ
ス、モーションビデオデバイスなどのような周辺デバイ
スにアクセスする際のＩ／Ｏパフォーマンスである。
【０００３】Peripheral Component Interconnet（ＰＣ
Ｉ）バスは、パーソナルコンピュータに関するＩ／Ｏパ
フォーマンスイシューをアドレスするために開発された
バスアーキテクチャである。ＰＣＩバスは、システム・
バックプレーンで、ＬＡＮ及びＳＣＳＩデバイスのよう
な周辺デバイスへの直接接続を提供する。ＰＣＩバスは
また、ＲＡＩＤコントローラのようなインテリジェント
Ｉ／Ｏデバイスを、システム・バックプレーンに直接手
接続させることができる。このコンフィギュレーション
は、周辺デバイスにアクセスする際の速度を改善するた
めに有利である。
Ｉ）バスは、パーソナルコンピュータに関するＩ／Ｏパ
フォーマンスイシューをアドレスするために開発された
バスアーキテクチャである。ＰＣＩバスは、システム・
バックプレーンで、ＬＡＮ及びＳＣＳＩデバイスのよう
な周辺デバイスへの直接接続を提供する。ＰＣＩバスは
また、ＲＡＩＤコントローラのようなインテリジェント
Ｉ／Ｏデバイスを、システム・バックプレーンに直接手
接続させることができる。このコンフィギュレーション
は、周辺デバイスにアクセスする際の速度を改善するた
めに有利である。
【０００４】図１は、ホストシステムのＰＣＩバススロ
ットのうちの１つに差し込み、１又はそれ以上のＳＣＳ
Ｉコントローラ１０４Ａ乃至１０４Ｎに接続するＲＡＩ
Ｄコントローラ１０２を利用する従来技術のデータ処理
システム１００を図示する。ＲＡＩＤコントローラ１０
２は、ホストシステムのプライマリＰＣＩバス１０８
と、ローカルバス１１２に位置決めされたローカルＣＰ
Ｕとの間をインターフェースするＰＣＩバスインターフ
ェース１０６を含む。ＰＣＩバスインターフェース１０
６は、プライマリＰＣＩバス１０８と、ローカルバス１
１２に接続されたローカルＣＰＵ１１０との間でデータ
転送を可能にする。メモリ１１４及び１又はそれ以上の
ＳＣＳＩコントローラ１０４Ａ乃至１０４Ｎはまた、ロ
ーカルバス１１２に接続される。メモリ１１４は、ＳＣ
ＳＩコントローラ１０４とプライマリＰＣＩバス１０８
との間、及び、ローカルＣＰＵ１１０とＳＣＳＩコント
ローラ１０４との間で転送されるデータをストアするの
に使用される。ＳＣＳＩコントローラ１０４は、ディス
クドライブ、ＣＤ−ＲＯＭ、ＤＡＴテープドライブのよ
うな１又はそれ以上の周辺デバイス１１６Ａ乃至１１６
Ｎを包含する１又はそれ以上のＳＣＳＩチャンネル１１
５Ａ乃至１１５Ｎに結合されるＩ／Ｏプロセッサであっ
てよい。
ットのうちの１つに差し込み、１又はそれ以上のＳＣＳ
Ｉコントローラ１０４Ａ乃至１０４Ｎに接続するＲＡＩ
Ｄコントローラ１０２を利用する従来技術のデータ処理
システム１００を図示する。ＲＡＩＤコントローラ１０
２は、ホストシステムのプライマリＰＣＩバス１０８
と、ローカルバス１１２に位置決めされたローカルＣＰ
Ｕとの間をインターフェースするＰＣＩバスインターフ
ェース１０６を含む。ＰＣＩバスインターフェース１０
６は、プライマリＰＣＩバス１０８と、ローカルバス１
１２に接続されたローカルＣＰＵ１１０との間でデータ
転送を可能にする。メモリ１１４及び１又はそれ以上の
ＳＣＳＩコントローラ１０４Ａ乃至１０４Ｎはまた、ロ
ーカルバス１１２に接続される。メモリ１１４は、ＳＣ
ＳＩコントローラ１０４とプライマリＰＣＩバス１０８
との間、及び、ローカルＣＰＵ１１０とＳＣＳＩコント
ローラ１０４との間で転送されるデータをストアするの
に使用される。ＳＣＳＩコントローラ１０４は、ディス
クドライブ、ＣＤ−ＲＯＭ、ＤＡＴテープドライブのよ
うな１又はそれ以上の周辺デバイス１１６Ａ乃至１１６
Ｎを包含する１又はそれ以上のＳＣＳＩチャンネル１１
５Ａ乃至１１５Ｎに結合されるＩ／Ｏプロセッサであっ
てよい。
【０００５】この特定のコントローラ設計では、全ての
Ｉ／Ｏアクティビティはメモリ１１４を利用する。例え
ば、特定のＳＣＳＩコントローラ１０４に書き込まれる
データは、プライマリＰＣＩバス１０８から転送され、
メモリ１１４にストアされる。ローカルＣＰＵ１１０
は、データにパリティを加えるために適当な動作を開始
し、次いで、意図するＳＣＳＩコントローラ１０４にス
トアされる。ＳＣＳＩコントローラ１０４から読み出さ
れたデータは、データがホストシステム（図示せず）に
対するプライマリＰＣＩバス１０８に転送されうるよう
な時間まで、メモリにストアされる。各Ｉ／Ｏデータ転
送に関するメモリ１１４の使用は、ローカルバス１１２
のトラフィックを増加させる。この増加したバストラフ
ィックは、ローカルＣＰＵ１１０によってローカルバス
１１２の使用を制限し、その適した仕方によってそれを
達成させないようにする。
Ｉ／Ｏアクティビティはメモリ１１４を利用する。例え
ば、特定のＳＣＳＩコントローラ１０４に書き込まれる
データは、プライマリＰＣＩバス１０８から転送され、
メモリ１１４にストアされる。ローカルＣＰＵ１１０
は、データにパリティを加えるために適当な動作を開始
し、次いで、意図するＳＣＳＩコントローラ１０４にス
トアされる。ＳＣＳＩコントローラ１０４から読み出さ
れたデータは、データがホストシステム（図示せず）に
対するプライマリＰＣＩバス１０８に転送されうるよう
な時間まで、メモリにストアされる。各Ｉ／Ｏデータ転
送に関するメモリ１１４の使用は、ローカルバス１１２
のトラフィックを増加させる。この増加したバストラフ
ィックは、ローカルＣＰＵ１１０によってローカルバス
１１２の使用を制限し、その適した仕方によってそれを
達成させないようにする。
【０００６】図２は、第１の従来技術データ処理システ
ムで明示したＩ／Ｏパフォーマンスの問題を克服するた
めに構成された第２の従来技術データ処理システム１２
０を図示する。プライマリ又はホストシステムＰＣＩバ
ス１２４、及び、セカンダリＰＣＩバス１２８によって
多数のＳＣＳＩコントローラ１２６Ａ乃至１２６Ｎにに
接続されたＲＡＩＤコントローラ１２２が示されてい
る。ＳＣＳＩコントローラ１２６は、１又はそれ以上の
周辺デバイス１２７Ａ又は１２７Ｎに順番に接続された
１又はそれ以上のＳＣＳＩチャンネル１２５Ａ乃至１２
５Ｎに接続されている。ＲＡＩＤコントローラ１２２
は、Intel 80960RPTM(i960RP)プロセッサ１３０と、ホ
ストＣＰＵ（図示せず）とＳＣＳＩコントローラ１２６
との間のデータ転送をサポートするためにメモリ１３２
とを使用する。メモリは、ローカルバス１３１によって
プロセッサ１３０に結合されている。ｉ９６０ＲＰプロ
セッサ１３０は、プライマリ１２４及びセカンダリＰＣ
Ｉ１２８バス、プロセッサコア、ＤＭＡサポート、割り
込みハンドリング、及び同様な他のコンポーネントとの
間でインターフェースするためにＰＣＩ−ＰＣＩブリッ
ジを提供する。
ムで明示したＩ／Ｏパフォーマンスの問題を克服するた
めに構成された第２の従来技術データ処理システム１２
０を図示する。プライマリ又はホストシステムＰＣＩバ
ス１２４、及び、セカンダリＰＣＩバス１２８によって
多数のＳＣＳＩコントローラ１２６Ａ乃至１２６Ｎにに
接続されたＲＡＩＤコントローラ１２２が示されてい
る。ＳＣＳＩコントローラ１２６は、１又はそれ以上の
周辺デバイス１２７Ａ又は１２７Ｎに順番に接続された
１又はそれ以上のＳＣＳＩチャンネル１２５Ａ乃至１２
５Ｎに接続されている。ＲＡＩＤコントローラ１２２
は、Intel 80960RPTM(i960RP)プロセッサ１３０と、ホ
ストＣＰＵ（図示せず）とＳＣＳＩコントローラ１２６
との間のデータ転送をサポートするためにメモリ１３２
とを使用する。メモリは、ローカルバス１３１によって
プロセッサ１３０に結合されている。ｉ９６０ＲＰプロ
セッサ１３０は、プライマリ１２４及びセカンダリＰＣ
Ｉ１２８バス、プロセッサコア、ＤＭＡサポート、割り
込みハンドリング、及び同様な他のコンポーネントとの
間でインターフェースするためにＰＣＩ−ＰＣＩブリッ
ジを提供する。
【０００７】このコンフィギュレーションにおけるロー
カル及びセカンダリＰＣＩバスの使用は、第１の従来技
術システムで直面したバストラフィックボトルネックを
克服する。更に、ｉ９６０ＲＰプロセッサ１３０の使用
は、ハンドリング割り込み−駆動型Ｉ／Ｏ処理タスクの
ホストシステムＣＰＵを解放し、並びに、プライマリＰ
ＣＩバス１２４の輻輳を低減させるので有利である。し
かしながら、このコンフィギュレーションにおけるＲＡ
ＩＤコントローラ１２２の欠点は、ｉ９６０ＲＰの性能
限界に強制されてしまうことである。ｉ９６０ＲＰは３
３ＭＨｚ乃至６６ＭＨｚの範囲の処理速度で作動し、そ
れは一般に２３３ＭＨｚ乃至３００ＭＨｚの範囲のホス
トプロセッサ速度よりも実質的に遅い。従って、ｉ９６
０ＲＰの使用は、ＲＡＩＤコントローラ１２２によって
達成されうるＩ／Ｏバンド幅を圧迫する。
カル及びセカンダリＰＣＩバスの使用は、第１の従来技
術システムで直面したバストラフィックボトルネックを
克服する。更に、ｉ９６０ＲＰプロセッサ１３０の使用
は、ハンドリング割り込み−駆動型Ｉ／Ｏ処理タスクの
ホストシステムＣＰＵを解放し、並びに、プライマリＰ
ＣＩバス１２４の輻輳を低減させるので有利である。し
かしながら、このコンフィギュレーションにおけるＲＡ
ＩＤコントローラ１２２の欠点は、ｉ９６０ＲＰの性能
限界に強制されてしまうことである。ｉ９６０ＲＰは３
３ＭＨｚ乃至６６ＭＨｚの範囲の処理速度で作動し、そ
れは一般に２３３ＭＨｚ乃至３００ＭＨｚの範囲のホス
トプロセッサ速度よりも実質的に遅い。従って、ｉ９６
０ＲＰの使用は、ＲＡＩＤコントローラ１２２によって
達成されうるＩ／Ｏバンド幅を圧迫する。
【０００８】従って、これらの欠点を克服することがで
きる有効な手段によってインテリジェントＩ／Ｏデバイ
スをＰＣＩバスに結合させるための機構が必要である。
きる有効な手段によってインテリジェントＩ／Ｏデバイ
スをＰＣＩバスに結合させるための機構が必要である。
【０００９】
【課題を解決するための手段】本発明は、標準ＰＣＩ−
ＰＣＩブリッジを支持するＰＣＩデバイスを結合するた
めの装置及び方法に関係する。コントローラは、プライ
マリＰＣＩバスに結合され、ＰＣＩ−ＰＣＩブリッジに
よってプライマリＰＣＩバスに結合されたセカンダリＰ
ＣＩバスを包含する。ＰＣＩ−ＰＣＩブリッジの上流側
には、ホストＣＰＵ及びシステムメモリを包含するホス
トシステムがある。ＰＣＩ−ＰＣＩブリッジの下流側に
は、１又はそれ以上のＰＣＩデバイスを包含するセカン
ダリＰＣＩバスがある。多数のＰＣＩデバイスがＰＣＩ
−ＰＣＩブリッジに露出されており、多数のＰＣＩデバ
イスがＰＣＩ−ＰＣＩブリッジから隠されている。
ＰＣＩブリッジを支持するＰＣＩデバイスを結合するた
めの装置及び方法に関係する。コントローラは、プライ
マリＰＣＩバスに結合され、ＰＣＩ−ＰＣＩブリッジに
よってプライマリＰＣＩバスに結合されたセカンダリＰ
ＣＩバスを包含する。ＰＣＩ−ＰＣＩブリッジの上流側
には、ホストＣＰＵ及びシステムメモリを包含するホス
トシステムがある。ＰＣＩ−ＰＣＩブリッジの下流側に
は、１又はそれ以上のＰＣＩデバイスを包含するセカン
ダリＰＣＩバスがある。多数のＰＣＩデバイスがＰＣＩ
−ＰＣＩブリッジに露出されており、多数のＰＣＩデバ
イスがＰＣＩ−ＰＣＩブリッジから隠されている。
【００１０】本発明の好ましい実施形態では、コントロ
ーラはＲＡＩＤコントローラのようなインテリジェント
Ｉ／Ｏコントローラである。隠れＰＣＩデバイスは、種
々のタイプの周辺デバイスに結合された１又はそれ以上
のＳＣＳＩチャンネルを包含するＰＣＩ−ＳＣＳＩコン
トローラのようなインターフェースコントローラであ
る。インターフェースコントローラの各々は、ローカル
ＣＰＵと通信するためのメモリスペースを要求する。こ
のメモリスペースはシステムメモリスペースの一部であ
る。しかしながら、これらのデバイスはホストＣＰＵか
ら隠れているので、このスペースはホストＣＰＵによっ
て直接的に割り当てられない。
ーラはＲＡＩＤコントローラのようなインテリジェント
Ｉ／Ｏコントローラである。隠れＰＣＩデバイスは、種
々のタイプの周辺デバイスに結合された１又はそれ以上
のＳＣＳＩチャンネルを包含するＰＣＩ−ＳＣＳＩコン
トローラのようなインターフェースコントローラであ
る。インターフェースコントローラの各々は、ローカル
ＣＰＵと通信するためのメモリスペースを要求する。こ
のメモリスペースはシステムメモリスペースの一部であ
る。しかしながら、これらのデバイスはホストＣＰＵか
ら隠れているので、このスペースはホストＣＰＵによっ
て直接的に割り当てられない。
【００１１】ブリッジアシストデバイス（ＢＡＳＳ）
は、インターフェースコントローラによって要求された
システムメモリアドレススペースを獲得するのに使用さ
れる露出したＰＣＩデバイスである。メモリアドレスス
ペースは次いで、ＲＡＩＤコントローラによって区分さ
れ、隠れＰＣＩデバイスの各々に割り当てられる。ＢＡ
ＳＳは、インターフェースコントローラによって必要と
されるスペースの総合計であるメモリスペース要求を備
えるデバイスとしてホストシステムに現れる。実際に、
ＢＡＳＳはダミーデバイスであり、このスペースを使用
しない。
は、インターフェースコントローラによって要求された
システムメモリアドレススペースを獲得するのに使用さ
れる露出したＰＣＩデバイスである。メモリアドレスス
ペースは次いで、ＲＡＩＤコントローラによって区分さ
れ、隠れＰＣＩデバイスの各々に割り当てられる。ＢＡ
ＳＳは、インターフェースコントローラによって必要と
されるスペースの総合計であるメモリスペース要求を備
えるデバイスとしてホストシステムに現れる。実際に、
ＢＡＳＳはダミーデバイスであり、このスペースを使用
しない。
【００１２】ＲＡＩＤコントローラはまた、セカンダリ
ＰＣＩバスに結合されるＬｏｃａ−ＰＣＩブリッジと、
メモリ及びローカルＣＰＵを包含するローカルバスとを
含む。Ｌｏｃａ−ＰＣＩブリッジは、システムメモリの
一部である第２のメモリアドレススペースを獲得する露
出したＰＣＩデバイスであり、インターフェースコント
ローラとローカルメモリとの間のデータを転送するのに
使用される。
ＰＣＩバスに結合されるＬｏｃａ−ＰＣＩブリッジと、
メモリ及びローカルＣＰＵを包含するローカルバスとを
含む。Ｌｏｃａ−ＰＣＩブリッジは、システムメモリの
一部である第２のメモリアドレススペースを獲得する露
出したＰＣＩデバイスであり、インターフェースコント
ローラとローカルメモリとの間のデータを転送するのに
使用される。
【００１３】各ＰＣＩデバイスは、コンフィギュレーシ
ョンレジスタスペースを包含する。各ＰＣＩデバイスに
アクセスするＩＤＳＥＬ信号は、ＰＣＩ−ＰＣＩブリッ
ジが、ＢＡＳＳ及びＬｏｃａ−ＰＣＩブリッジのような
露出したＰＣＩデバイスに関するＩＤＳＥＬ信号にだけ
アクセスすることができるように構成される。隠れＰＣ
Ｉデバイスに関するＩＤＳＥＬ信号は、Ｌｏｃａ−ＰＣ
Ｉブリッジによって生成され、ローカルＣＰＵの制御下
にある。
ョンレジスタスペースを包含する。各ＰＣＩデバイスに
アクセスするＩＤＳＥＬ信号は、ＰＣＩ−ＰＣＩブリッ
ジが、ＢＡＳＳ及びＬｏｃａ−ＰＣＩブリッジのような
露出したＰＣＩデバイスに関するＩＤＳＥＬ信号にだけ
アクセスすることができるように構成される。隠れＰＣ
Ｉデバイスに関するＩＤＳＥＬ信号は、Ｌｏｃａ−ＰＣ
Ｉブリッジによって生成され、ローカルＣＰＵの制御下
にある。
【００１４】ＢＡＳＳは、２つのコンフィギュレーショ
ンレジスタスペースを有する。第１のコンフィギュレー
ションレジスタスペースは、隠れＰＣＩデバイスに関す
るメモリアドレススペースを獲得するのに使用され、Ｂ
ＡＳＳ ＩＤＳＥＬ信号を介してホストシステムによっ
てアクセス可能である。第２のコンフィギュレーション
レジスタスペースは、ローカルＣＰＵの制御下で、Ｌｏ
ｃａ−ＰＣＩによって生成されたＣＴＬＩＤＳＥＬ信号
を介して、ローカルＣＰＵによってアクセス可能であ
る。第２のコンフィギュレーションレジスタスペース
は、データを第１のコンフィギュレーションレジスタス
ペースに書き込み、第１のコンフィギュレーションレジ
スタスペースから読み出すのに使用される。かかるアク
セスは、メモリスペースを隠れＰＣＩデバイスに割り当
てるためにコントローラに関して必要である。
ンレジスタスペースを有する。第１のコンフィギュレー
ションレジスタスペースは、隠れＰＣＩデバイスに関す
るメモリアドレススペースを獲得するのに使用され、Ｂ
ＡＳＳ ＩＤＳＥＬ信号を介してホストシステムによっ
てアクセス可能である。第２のコンフィギュレーション
レジスタスペースは、ローカルＣＰＵの制御下で、Ｌｏ
ｃａ−ＰＣＩによって生成されたＣＴＬＩＤＳＥＬ信号
を介して、ローカルＣＰＵによってアクセス可能であ
る。第２のコンフィギュレーションレジスタスペース
は、データを第１のコンフィギュレーションレジスタス
ペースに書き込み、第１のコンフィギュレーションレジ
スタスペースから読み出すのに使用される。かかるアク
セスは、メモリスペースを隠れＰＣＩデバイスに割り当
てるためにコントローラに関して必要である。
【００１５】システムコンフィギュレーションが実行さ
れた後、システムメモリアドレススペースの再構成が生
じうる。この場合、本発明の技術は、セカンダリＰＣＩ
バスが不活性状態であるとき、再構成を許容する。コン
トローラは次いで、再構成に応じて、隠れデバイスのメ
モリスペースを再構成する。
れた後、システムメモリアドレススペースの再構成が生
じうる。この場合、本発明の技術は、セカンダリＰＣＩ
バスが不活性状態であるとき、再構成を許容する。コン
トローラは次いで、再構成に応じて、隠れデバイスのメ
モリスペースを再構成する。
【００１６】本発明の性質及び目的のより良い理解のた
めに、添付図面と併せて以下の詳細な説明を参照すべき
である。同様の参照番号は、種々の図面を通して対応す
るパーツを示す。
めに、添付図面と併せて以下の詳細な説明を参照すべき
である。同様の参照番号は、種々の図面を通して対応す
るパーツを示す。
【００１７】
【発明の実施の形態】図３は、本発明の技術を採用する
データ処理システム２００を図示する。プライマリＰＣ
Ｉバス２０４に結合されたインテリジェントＩ／Ｏコン
トローラ２０２が示されている。インテリジェントＩ／
Ｏコントローラ２０２はＲＡＩＤコントローラ、ネット
ワークコントローラ又は同様なものであってよい。イン
テリジェントＩ／Ｏコントローラ２０２は、ＰＣＩ−Ｐ
ＣＩブリッジ２０６、セカンダリＰＣＩバス２０８、及
び、１又はそれ以上のインターフェースコントローラ２
１８Ａ乃至２１８Ｎを包含する。ＰＣＩ−ＰＣＩブリッ
ジ２０６は、プライマリＰＣＩバス２０４とセカンダリ
ＰＣＩバス２０８との間にリンクを提供する。ホストシ
ステム２２０は、プライマリＰＣＩバス２０４を介して
ＰＣＩ−ＰＣＩブリッジ２０６の上流側に接続される。
ホストシステム２２０は、ホストＣＰＵ２０９及びメモ
リ２１５を包含する。好ましい実施形態では、ＰＣＩ−
ＰＣＩブリッジ２０６は、Digital Semiconductorのブ
リッジの２１１５ｘファミリのうちの１つであってよ
い。
データ処理システム２００を図示する。プライマリＰＣ
Ｉバス２０４に結合されたインテリジェントＩ／Ｏコン
トローラ２０２が示されている。インテリジェントＩ／
Ｏコントローラ２０２はＲＡＩＤコントローラ、ネット
ワークコントローラ又は同様なものであってよい。イン
テリジェントＩ／Ｏコントローラ２０２は、ＰＣＩ−Ｐ
ＣＩブリッジ２０６、セカンダリＰＣＩバス２０８、及
び、１又はそれ以上のインターフェースコントローラ２
１８Ａ乃至２１８Ｎを包含する。ＰＣＩ−ＰＣＩブリッ
ジ２０６は、プライマリＰＣＩバス２０４とセカンダリ
ＰＣＩバス２０８との間にリンクを提供する。ホストシ
ステム２２０は、プライマリＰＣＩバス２０４を介して
ＰＣＩ−ＰＣＩブリッジ２０６の上流側に接続される。
ホストシステム２２０は、ホストＣＰＵ２０９及びメモ
リ２１５を包含する。好ましい実施形態では、ＰＣＩ−
ＰＣＩブリッジ２０６は、Digital Semiconductorのブ
リッジの２１１５ｘファミリのうちの１つであってよ
い。
【００１８】プライマリ２０４及びセカンダリ２０８Ｐ
ＣＩバスは、ＰＣＩシステムアーキテクチャに従って作
動する。ＰＣＩシステムアーキテクチャの記述は、PCI
Special Interest Group(http://www.pcisig.com), Min
dShare, Inc., PCI System Architecture,第３版, Addi
son Wesley(1995)によって提供されたPCI Specificatio
n Rev.2.1、及び、Edward SolariのPCI Hardware and S
oftware Architectureand Design、第３版, Annabooks,
(1996)に見ることができ、これらの全てはここにリファ
レンスとして組み入れられる。更に、ＰＣＩ−ＰＣＩブ
リッジ２０６は、リファレンスとしてここに組み入れら
れるPCI Special Interest Groupによって提供されたPC
I-to−PCI Specification Rev.1.0によって構成され且
つ作動する。
ＣＩバスは、ＰＣＩシステムアーキテクチャに従って作
動する。ＰＣＩシステムアーキテクチャの記述は、PCI
Special Interest Group(http://www.pcisig.com), Min
dShare, Inc., PCI System Architecture,第３版, Addi
son Wesley(1995)によって提供されたPCI Specificatio
n Rev.2.1、及び、Edward SolariのPCI Hardware and S
oftware Architectureand Design、第３版, Annabooks,
(1996)に見ることができ、これらの全てはここにリファ
レンスとして組み入れられる。更に、ＰＣＩ−ＰＣＩブ
リッジ２０６は、リファレンスとしてここに組み入れら
れるPCI Special Interest Groupによって提供されたPC
I-to−PCI Specification Rev.1.0によって構成され且
つ作動する。
【００１９】インターフェースコントローラ２１８は、
ＰＣＩ−ＳＣＳＩコントローラ、ＰＣＩ−Ｆｉｂｅｒチ
ャネルコントローラ、ＰＣＩ−イーサネットコントロー
ラ又は同様なものに限定しないが、これらのようなデバ
イスを包含しうる。インターフェースコントローラ２１
８の各々は、１又はそれ以上の周辺デバイス２２２を有
する相互接続ストラクチャに結合される。好ましい実施
形態では、インターフェースコントローラ２１８は、１
又はそれ以上のＳＣＳＩチャンネル２２４Ａ乃至２２４
Ｎを包含する各々のＰＣＩ−ＳＣＳＩコントローラであ
る。各ＳＣＳＩチャンネル２２４は、ディスクドライ
ブ、テープドライブ、種々のタイプの光ディスクドライ
ブ、プリンタ、スキャナ、プロセッサ、通信デバイス、
メディアチェンジャ、又は同様なものに限定されない
が、これらのような１又はそれ以上の周辺デバイス２２
２Ａ乃至２２２Ｎを包含する。
ＰＣＩ−ＳＣＳＩコントローラ、ＰＣＩ−Ｆｉｂｅｒチ
ャネルコントローラ、ＰＣＩ−イーサネットコントロー
ラ又は同様なものに限定しないが、これらのようなデバ
イスを包含しうる。インターフェースコントローラ２１
８の各々は、１又はそれ以上の周辺デバイス２２２を有
する相互接続ストラクチャに結合される。好ましい実施
形態では、インターフェースコントローラ２１８は、１
又はそれ以上のＳＣＳＩチャンネル２２４Ａ乃至２２４
Ｎを包含する各々のＰＣＩ−ＳＣＳＩコントローラであ
る。各ＳＣＳＩチャンネル２２４は、ディスクドライ
ブ、テープドライブ、種々のタイプの光ディスクドライ
ブ、プリンタ、スキャナ、プロセッサ、通信デバイス、
メディアチェンジャ、又は同様なものに限定されない
が、これらのような１又はそれ以上の周辺デバイス２２
２Ａ乃至２２２Ｎを包含する。
【００２０】インテリジェントＩ／Ｏコントローラ２０
２は、Bridge Assist Device(BASS)２１２、Local-PCI
ブリッジ２１０、ローカルＣＰＵ２１４、及びメモリ２
１６を包含する。ＢＡＳＳ２１２は、セカンダリＰＣＩ
バス２０８に結合され、且つ、種々のラジアル信号２１
３を介してＬｏｃａｌ−ＰＣＩブリッジ２１０に結合さ
れる。Ｌｏｃａｌ−ＰＣＩブリッジ２１０は、セカンダ
リＰＣＩバス２０８及びローカルバス２２４に結合され
る。ローカルＣＰＵ２１４及びメモリ２１６は、ローカ
ルバス２２４に結合される。ローカルＣＰＵ２１４は、
いかなるタイプのマイクロプロセッサ又はプロセッシン
グユニットであってよい。好ましくは、ローカルＣＰＵ
２１４は、Digital SemiconductorのStrongARM SA-110
プロセッサである。
２は、Bridge Assist Device(BASS)２１２、Local-PCI
ブリッジ２１０、ローカルＣＰＵ２１４、及びメモリ２
１６を包含する。ＢＡＳＳ２１２は、セカンダリＰＣＩ
バス２０８に結合され、且つ、種々のラジアル信号２１
３を介してＬｏｃａｌ−ＰＣＩブリッジ２１０に結合さ
れる。Ｌｏｃａｌ−ＰＣＩブリッジ２１０は、セカンダ
リＰＣＩバス２０８及びローカルバス２２４に結合され
る。ローカルＣＰＵ２１４及びメモリ２１６は、ローカ
ルバス２２４に結合される。ローカルＣＰＵ２１４は、
いかなるタイプのマイクロプロセッサ又はプロセッシン
グユニットであってよい。好ましくは、ローカルＣＰＵ
２１４は、Digital SemiconductorのStrongARM SA-110
プロセッサである。
【００２１】メモリ２１６は、ＲＡＭ（ランダムアクセ
スメモリ）、又はＲＡＭとフラッシュＲＯＭ（リードオ
ンリメモリ）のような不揮発性メモリとの組み合わせと
して実施されうる。図４を参照すると、メモリ２１６は
以下のものを含みうる： ・オペレーティングシステム２３０ ・インテリジェントＩ／Ｏコントローラ２０２によって
現在処理されているトランザクションに関するＩ／Ｏの
数のカウントであるI/O_count２３２ ・インテリジェントＩ／Ｏコントローラ２０２がＩ／Ｏ
アクティビティを開始できることを指示するＩ／Ｏフラ
グ２３４ ・インテリジェントＩ／Ｏコントローラ２０２の作動を
制御するインテリジェントＩ／Ｏコントローラプロシー
ジャ２３６ ・ベースメモリアドレス２３８のセット、各ベースメモ
リセットは特定の隠れＰＣＩデバイスに関係する ・同様の他のプロシージャ及びデータ
スメモリ）、又はＲＡＭとフラッシュＲＯＭ（リードオ
ンリメモリ）のような不揮発性メモリとの組み合わせと
して実施されうる。図４を参照すると、メモリ２１６は
以下のものを含みうる： ・オペレーティングシステム２３０ ・インテリジェントＩ／Ｏコントローラ２０２によって
現在処理されているトランザクションに関するＩ／Ｏの
数のカウントであるI/O_count２３２ ・インテリジェントＩ／Ｏコントローラ２０２がＩ／Ｏ
アクティビティを開始できることを指示するＩ／Ｏフラ
グ２３４ ・インテリジェントＩ／Ｏコントローラ２０２の作動を
制御するインテリジェントＩ／Ｏコントローラプロシー
ジャ２３６ ・ベースメモリアドレス２３８のセット、各ベースメモ
リセットは特定の隠れＰＣＩデバイスに関係する ・同様の他のプロシージャ及びデータ
【００２２】図５は、Ｌｏｃａ−ＰＣＩブリッジ２１０
のコンポーネントを図示する。ＰＣＩバスインターフェ
ース２４０、ローカルバスインターフェース２４２、１
又はそれ以上のＤＭＡコントローラ２４４、コンフィギ
ュレーションレジスタスペース２４８、及び１又はそれ
以上のバッファ２５０が示されている。ＰＣＩバスイン
ターフェース２４０は、セカンダリＰＣＩバス２０８と
相互作用するように使用され；ローカルバスインターフ
ェース２４２がローカルバス２２４と相互作用し；ＤＭ
Ａコントローラ２４４は、ローカルメモリ２１６とホス
トシステムメモリ２１５との間のデータ転送を実行する
のに使用され；バッファ２５０は、ローカルバス２２４
とセカンダリＰＣＩバス２０８との間で転送されたデー
タを一時的にストアするのに使用され；コンフィギュレ
ーションレジスタスペース２４８は、以下により詳細に
記載する。
のコンポーネントを図示する。ＰＣＩバスインターフェ
ース２４０、ローカルバスインターフェース２４２、１
又はそれ以上のＤＭＡコントローラ２４４、コンフィギ
ュレーションレジスタスペース２４８、及び１又はそれ
以上のバッファ２５０が示されている。ＰＣＩバスイン
ターフェース２４０は、セカンダリＰＣＩバス２０８と
相互作用するように使用され；ローカルバスインターフ
ェース２４２がローカルバス２２４と相互作用し；ＤＭ
Ａコントローラ２４４は、ローカルメモリ２１６とホス
トシステムメモリ２１５との間のデータ転送を実行する
のに使用され；バッファ２５０は、ローカルバス２２４
とセカンダリＰＣＩバス２０８との間で転送されたデー
タを一時的にストアするのに使用され；コンフィギュレ
ーションレジスタスペース２４８は、以下により詳細に
記載する。
【００２３】コンフィギュレーションレジスタスペース
２４８は、インターフェースコントローラ２１８とロー
カルメモリ２１６との間でデータを転送するのに使用さ
れるメモリスペースを得るのに使用される。インターフ
ェースコントローラ２１８は、意図した仕方で操作する
ためにインターフェースコントローラ２１８を差し向け
るＳＣＳＩコマンドのようなコントロールストラクチャ
を得るためにローカルメモリ２１６にアクセスすること
ができる。更に、ローカルメモリ２１６は、インターフ
ェースコントローラに転送されたデータに加えられるパ
リティバイトの生成において使用される。それ自体で、
このメモリスペースは、ローカルＣＰＵ２１４の介入な
しで、ローカルメモリ２１６に対するインターフェース
コントローラ２１８によるアクセスを許容する。
２４８は、インターフェースコントローラ２１８とロー
カルメモリ２１６との間でデータを転送するのに使用さ
れるメモリスペースを得るのに使用される。インターフ
ェースコントローラ２１８は、意図した仕方で操作する
ためにインターフェースコントローラ２１８を差し向け
るＳＣＳＩコマンドのようなコントロールストラクチャ
を得るためにローカルメモリ２１６にアクセスすること
ができる。更に、ローカルメモリ２１６は、インターフ
ェースコントローラに転送されたデータに加えられるパ
リティバイトの生成において使用される。それ自体で、
このメモリスペースは、ローカルＣＰＵ２１４の介入な
しで、ローカルメモリ２１６に対するインターフェース
コントローラ２１８によるアクセスを許容する。
【００２４】図６は、ＢＡＳＳ２１２のコンポーネント
を図示する。ＰＣＩバスインターフェース２５２、ＢＡ
ＳＳ制御論理ユニット２５４、第１のコンフィギュレー
ションレジスタスペース２５８及び第２のレジスタコン
フィギュレーションスペース２６０が示されている。Ｐ
ＣＩバスインターフェースユニット２５２は、セカンダ
リＰＣＩバス２０８と相互作用し、ＢＡＳＳ制御論理ユ
ニット２５４はＢＡＳＳ２１２の作動を制御し、コンフ
ィギュレーションレジスタスペース２５８，２６０は以
下に示す。
を図示する。ＰＣＩバスインターフェース２５２、ＢＡ
ＳＳ制御論理ユニット２５４、第１のコンフィギュレー
ションレジスタスペース２５８及び第２のレジスタコン
フィギュレーションスペース２６０が示されている。Ｐ
ＣＩバスインターフェースユニット２５２は、セカンダ
リＰＣＩバス２０８と相互作用し、ＢＡＳＳ制御論理ユ
ニット２５４はＢＡＳＳ２１２の作動を制御し、コンフ
ィギュレーションレジスタスペース２５８，２６０は以
下に示す。
【００２５】図７は、ＢＡＳＳ２１２と、Ｌｏｃａ−Ｐ
ＣＩブリッジ２１０と、ＰＣＩ−ＰＣＩブリッジ２０６
との間のＩＤＳＥＬ信号の相互接続を図示する。セカン
ダリＰＣＩバス２０８は、３２アドレス信号ラインから
なるＰＣＩアドレス及びデータ（ＡＤ）バスを含む。好
ましい実施形態では、上部１６アドレス信号ライン、Ａ
Ｄ［３１：１６］は、Initialization Device Select
（ＩＤＳＥＬ）信号として使用するために入手可能であ
る。ＩＤＳＥＬ信号は、ＰＣＩデバイスのコンフィギュ
レーションレジスタスペースにアクセスするためのチッ
プ選択として使用される。好ましい実施形態では、ＡＤ
［１７］はＢＡＳＳのコンフィギュレーションレジスタ
スペース２５８にアクセスするためのホストシステムに
関するＩＤＳＥＬ入力として使用され、ＡＤ［１８］は
Ｌｏｃａ−ＰＣＩブリッジのコンフィギュレーションア
ドレススペース２４８にアクセスするためのホストシス
テム２２０に関するＩＤＳＥＬ入力として使用される。
ＩＤＳＥＬ入力、ＡＤ［１８］は以下、ＭＥＭＩＤＳＥ
Ｌ及びＩＤＳＥＬ入力と称し、ＡＤ［１７］は以下、Ｂ
ＡＳＳ ＩＤＳＥＬと称する。ＭＥＭＩＤＳＥＬ信号
は、Ｌｏｃａ−ＰＣＩブリッジ２１０に対してＢＡＳＳ
２１２を介して生成される。ＢＡＳＳ ＩＤＳＥＬ信号
は、ＢＡＳＳの第１のコンフィギュレーションレジスタ
スペース２５８にアクセスするのに使用され、ＭＥＭＩ
ＤＳＥＬはＬｏｃａ−ＰＣＩブリッジのコンフィギュレ
ーションレジスタスペース２４８にアクセスするのに使
用される。
ＣＩブリッジ２１０と、ＰＣＩ−ＰＣＩブリッジ２０６
との間のＩＤＳＥＬ信号の相互接続を図示する。セカン
ダリＰＣＩバス２０８は、３２アドレス信号ラインから
なるＰＣＩアドレス及びデータ（ＡＤ）バスを含む。好
ましい実施形態では、上部１６アドレス信号ライン、Ａ
Ｄ［３１：１６］は、Initialization Device Select
（ＩＤＳＥＬ）信号として使用するために入手可能であ
る。ＩＤＳＥＬ信号は、ＰＣＩデバイスのコンフィギュ
レーションレジスタスペースにアクセスするためのチッ
プ選択として使用される。好ましい実施形態では、ＡＤ
［１７］はＢＡＳＳのコンフィギュレーションレジスタ
スペース２５８にアクセスするためのホストシステムに
関するＩＤＳＥＬ入力として使用され、ＡＤ［１８］は
Ｌｏｃａ−ＰＣＩブリッジのコンフィギュレーションア
ドレススペース２４８にアクセスするためのホストシス
テム２２０に関するＩＤＳＥＬ入力として使用される。
ＩＤＳＥＬ入力、ＡＤ［１８］は以下、ＭＥＭＩＤＳＥ
Ｌ及びＩＤＳＥＬ入力と称し、ＡＤ［１７］は以下、Ｂ
ＡＳＳ ＩＤＳＥＬと称する。ＭＥＭＩＤＳＥＬ信号
は、Ｌｏｃａ−ＰＣＩブリッジ２１０に対してＢＡＳＳ
２１２を介して生成される。ＢＡＳＳ ＩＤＳＥＬ信号
は、ＢＡＳＳの第１のコンフィギュレーションレジスタ
スペース２５８にアクセスするのに使用され、ＭＥＭＩ
ＤＳＥＬはＬｏｃａ−ＰＣＩブリッジのコンフィギュレ
ーションレジスタスペース２４８にアクセスするのに使
用される。
【００２６】Ｌｏｃａ−ＰＣＩブリッジ２１０は、イン
ターフェースコントローラ２２２及びＢＡＳＳ２１２の
コンフィギュレーションレジスタスペースにアクセスす
るために選択アドレス信号ラインを使用する。アドレス
ラインＡＤ［１１］は、ＢＡＳＳの第２のコンフィギュ
レーションレジスタアドレススペース２６０にアクセス
するためにＩＤＳＥＬ信号として使用され、ここではＣ
ＴＬＩＤＳＥＬと称する。アドレスラインＡＤ［１２］
乃至ＡＤ［１５］は、インターフェースコントローラ２
１８のコンフィギュレーションレジスタスペースにアク
セスするのに使用される。これらのアドレスラインは、
Ｌｏｃａ−ＰＣＩブリッジ２１０の制御下にあり、これ
らのコンフィギュレーションアドレススペースはセカン
ダリＰＣＩバス２０８及びホストシステムから隠れてい
る。ＰＣＩ−ＰＣＩブリッジ２０６は、コンフィギュレ
ーションサイクル中にアドレスラインＡＤ［１１］乃至
ＡＤ［１５］を表明し、それによってインターフェース
コントローラ２１８をホストシステム２００から隠す。
ターフェースコントローラ２２２及びＢＡＳＳ２１２の
コンフィギュレーションレジスタスペースにアクセスす
るために選択アドレス信号ラインを使用する。アドレス
ラインＡＤ［１１］は、ＢＡＳＳの第２のコンフィギュ
レーションレジスタアドレススペース２６０にアクセス
するためにＩＤＳＥＬ信号として使用され、ここではＣ
ＴＬＩＤＳＥＬと称する。アドレスラインＡＤ［１２］
乃至ＡＤ［１５］は、インターフェースコントローラ２
１８のコンフィギュレーションレジスタスペースにアク
セスするのに使用される。これらのアドレスラインは、
Ｌｏｃａ−ＰＣＩブリッジ２１０の制御下にあり、これ
らのコンフィギュレーションアドレススペースはセカン
ダリＰＣＩバス２０８及びホストシステムから隠れてい
る。ＰＣＩ−ＰＣＩブリッジ２０６は、コンフィギュレ
ーションサイクル中にアドレスラインＡＤ［１１］乃至
ＡＤ［１５］を表明し、それによってインターフェース
コントローラ２１８をホストシステム２００から隠す。
【００２７】更に、ＢＡＳＳ２１２は第１の割り込み信
号、ＢＡＳＳＩＮＴを生成し、それは、試みが、ＢＡＳ
Ｓの第１のコンフィギュレーションレジスタスペース２
５８及び／又はＬｏｃａ−ＰＣＩブリッジ２１０のコン
フィギュレーションスペース２４８にアクセスするため
にホストシステム２２０によってなされるＬｏｃａ−Ｐ
ＣＩブリッジ２１０を示すのに使用される。ＢＡＳＳＩ
ＮＴ信号に応じて、Ｌｏｃａ−ＰＣＩブリッジ２１０
は、第２の割り込み信号ＩＲＱを生成し、ローカルＣＰ
Ｕ２１４にアクセスする試みを示す。これらの信号の生
成は以下により詳細に示す。
号、ＢＡＳＳＩＮＴを生成し、それは、試みが、ＢＡＳ
Ｓの第１のコンフィギュレーションレジスタスペース２
５８及び／又はＬｏｃａ−ＰＣＩブリッジ２１０のコン
フィギュレーションスペース２４８にアクセスするため
にホストシステム２２０によってなされるＬｏｃａ−Ｐ
ＣＩブリッジ２１０を示すのに使用される。ＢＡＳＳＩ
ＮＴ信号に応じて、Ｌｏｃａ−ＰＣＩブリッジ２１０
は、第２の割り込み信号ＩＲＱを生成し、ローカルＣＰ
Ｕ２１４にアクセスする試みを示す。これらの信号の生
成は以下により詳細に示す。
【００２８】好ましい実施形態のホストシステム２２０
は、３つの別々のアドレススペース：メモリ、Ｉ／Ｏ、
及びコンフィギュレーションアドレススペースをアドレ
スするための能力を有する。コンフィギュレーションア
ドレススペースは、ＰＣＩデバイスを識別し且つ構成す
るのに使用され、プライマリ及びセカンダリＰＣＩバス
に結合されるものである。
は、３つの別々のアドレススペース：メモリ、Ｉ／Ｏ、
及びコンフィギュレーションアドレススペースをアドレ
スするための能力を有する。コンフィギュレーションア
ドレススペースは、ＰＣＩデバイスを識別し且つ構成す
るのに使用され、プライマリ及びセカンダリＰＣＩバス
に結合されるものである。
【００２９】各ＰＣＩデバイスは、コンフィギュレーシ
ョンレジスタ又はコンフィギュレーションレジスタスペ
ースのセットを包含する。コンフィギュレーションレジ
スタスペースのフォーマットは、上で述べたＰＣＩ仕様
に定義されている。好ましい実施形態では、ＰＣＩ−Ｐ
ＣＩブリッジ２０６、Ｌｏｃａ−ＰＣＩブリッジ２１
０、ＢＡＳＳ２１２、及びインターフェースコントロー
ラ２１８の各々は、少なくとも１つのコンフィギュレー
ションレジスタスペースで含む。アドレスラインＡＤ
［１７］及びＡＤ［１８］は、それらが、ＢＡＳＳ及び
Ｌｏｃａ−ＰＣＩブリッジに関するコンフィギュレーシ
ョンレジスタスペースにアクセスするＩＤＳＥＬ信号で
あるように構成される。それらは、ＰＣＩ−ＰＣＩブリ
ッジを介してアクセス可能であり、それ自体で、ホスト
システム２２０によって認識可能である。アドレスライ
ンＡＤ［１２］乃至ＡＤ［１５］は、インターフェース
コントローラ２１８に関するＩＤＳＥＬ信号として構成
され、ＰＣＩ−ＰＣＩブリッジ２０６によってＩＤＳＥ
ｌ信号として使用されないので、それ自体で、インター
フェースコントローラ２１８をセカンダリＰＣＩバス２
０８及びホストシステム２２０から隠す。
ョンレジスタ又はコンフィギュレーションレジスタスペ
ースのセットを包含する。コンフィギュレーションレジ
スタスペースのフォーマットは、上で述べたＰＣＩ仕様
に定義されている。好ましい実施形態では、ＰＣＩ−Ｐ
ＣＩブリッジ２０６、Ｌｏｃａ−ＰＣＩブリッジ２１
０、ＢＡＳＳ２１２、及びインターフェースコントロー
ラ２１８の各々は、少なくとも１つのコンフィギュレー
ションレジスタスペースで含む。アドレスラインＡＤ
［１７］及びＡＤ［１８］は、それらが、ＢＡＳＳ及び
Ｌｏｃａ−ＰＣＩブリッジに関するコンフィギュレーシ
ョンレジスタスペースにアクセスするＩＤＳＥＬ信号で
あるように構成される。それらは、ＰＣＩ−ＰＣＩブリ
ッジを介してアクセス可能であり、それ自体で、ホスト
システム２２０によって認識可能である。アドレスライ
ンＡＤ［１２］乃至ＡＤ［１５］は、インターフェース
コントローラ２１８に関するＩＤＳＥＬ信号として構成
され、ＰＣＩ−ＰＣＩブリッジ２０６によってＩＤＳＥ
ｌ信号として使用されないので、それ自体で、インター
フェースコントローラ２１８をセカンダリＰＣＩバス２
０８及びホストシステム２２０から隠す。
【００３０】図８は、ＰＣＩ−ＰＣＩブリッジ２０６で
はなく、好ましくは、Ｌｏｃａ−ＰＣＩブリッジ２１
０、ＢＡＳＳ２１２及びインターフェースコントローラ
２１８である、ＰＣＩデバイスに関して使用されるコン
フィギュレーションレジスタスペースの一般的なフォー
マットを図示する。２５６バイトコンフィギュレーショ
ンレジスタスペースは２つのパーツ：（１）ＰＣＩデバ
イスを一意的に識別する６４バイトコンフィギュレーシ
ョンヘッダスペースと、（２）１９２バイトデバイス特
定コンフィギュレーションレジスタを含む。
はなく、好ましくは、Ｌｏｃａ−ＰＣＩブリッジ２１
０、ＢＡＳＳ２１２及びインターフェースコントローラ
２１８である、ＰＣＩデバイスに関して使用されるコン
フィギュレーションレジスタスペースの一般的なフォー
マットを図示する。２５６バイトコンフィギュレーショ
ンレジスタスペースは２つのパーツ：（１）ＰＣＩデバ
イスを一意的に識別する６４バイトコンフィギュレーシ
ョンヘッダスペースと、（２）１９２バイトデバイス特
定コンフィギュレーションレジスタを含む。
【００３１】コンフィギュレーションヘッダスペース
は、以下のレジスタを含む： ・デバイスの製造者を識別するベンダＩＤレジスタ ・デバイス製造者によって割り当てられているデバイス
のタイプを識別するデバイスＩＤレジスタ ・デバイスの能力を超えた制御に対する応答をすること
ができ、ＰＣＩアクセスを実行することができる、コマ
ンドレジスタ ・ＰＣＩバス関連イベントの状況を追うステータスレジ
スタ ・デバイス製造者によって割り当てられたデバイスのリ
バージョン番号を識別するリバージョンＩＤレジスタ ・一連の所定のクラスコードを介してデバイスの基本的
なファンクションを識別するクラスコードレジスタ ・システムキャッシュラインサイズを特定するキャッシ
ュラインサイズレジスタ ・バスマスタがバスの所有権を維持することができる時
間の最大量を特定する待ち時間 ・ＰＣＩデバイスをテストすることを制御するのに使用
される組み込み自己試験（ＢＩＳＴ）レジスタ ・システムメモリアドレススペース、Ｉ／Ｏアドレスス
ペース、又はその両方を示すのに使用されるベースアド
レスレジスタ ・カードバスＣＩＳポインタ ・サブシステム識別子 ・サブシステムベンダ識別子 ・拡張ＲＯＭベースアドレス ・どれくらいの頻度でデバイスがＰＣＩバスを要求する
かを特定するmax_latレジスタ ・トランザクションを開始するためにＰＣＩバス所有権
を維持するためのデバイスによって必要とされる時間を
バスマスタデバイスに関して特定する、min_gntレジス
タ ・デバイスが接続されている４つのＰＣＩ割り込み要求
ピンを特定する、割り込みピンレジスタ ・デバイスのＰＣＩ割り込み要求ピンがルートを定めら
れるシステム割り込み要求ラインを特定する、割り込み
ラインレジスタ。
は、以下のレジスタを含む： ・デバイスの製造者を識別するベンダＩＤレジスタ ・デバイス製造者によって割り当てられているデバイス
のタイプを識別するデバイスＩＤレジスタ ・デバイスの能力を超えた制御に対する応答をすること
ができ、ＰＣＩアクセスを実行することができる、コマ
ンドレジスタ ・ＰＣＩバス関連イベントの状況を追うステータスレジ
スタ ・デバイス製造者によって割り当てられたデバイスのリ
バージョン番号を識別するリバージョンＩＤレジスタ ・一連の所定のクラスコードを介してデバイスの基本的
なファンクションを識別するクラスコードレジスタ ・システムキャッシュラインサイズを特定するキャッシ
ュラインサイズレジスタ ・バスマスタがバスの所有権を維持することができる時
間の最大量を特定する待ち時間 ・ＰＣＩデバイスをテストすることを制御するのに使用
される組み込み自己試験（ＢＩＳＴ）レジスタ ・システムメモリアドレススペース、Ｉ／Ｏアドレスス
ペース、又はその両方を示すのに使用されるベースアド
レスレジスタ ・カードバスＣＩＳポインタ ・サブシステム識別子 ・サブシステムベンダ識別子 ・拡張ＲＯＭベースアドレス ・どれくらいの頻度でデバイスがＰＣＩバスを要求する
かを特定するmax_latレジスタ ・トランザクションを開始するためにＰＣＩバス所有権
を維持するためのデバイスによって必要とされる時間を
バスマスタデバイスに関して特定する、min_gntレジス
タ ・デバイスが接続されている４つのＰＣＩ割り込み要求
ピンを特定する、割り込みピンレジスタ ・デバイスのＰＣＩ割り込み要求ピンがルートを定めら
れるシステム割り込み要求ラインを特定する、割り込み
ラインレジスタ。
【００３２】デバイス特定コンフィギュレーションレジ
スタスペース（即ち、位置４０ｈ乃至７Ｆｈ）は、必要
とされており、且つこの例では予約レジスタのセットを
含む仕方で構成されうる。
スタスペース（即ち、位置４０ｈ乃至７Ｆｈ）は、必要
とされており、且つこの例では予約レジスタのセットを
含む仕方で構成されうる。
【００３３】図９は、ＰＣＩ−ＰＣＩブリッジ２０６に
関するコンフィギュレーションレジスタスペース２０７
のフォーマットを図示する。このコンフィギュレーショ
ンレジスタスペース２０７では、メモリマップされたＩ
／Ｏアドレス範囲のアドレス制限を識別するのに用いら
れるメモリ制限レジスタ（オフセット２２ｈ）と、メモ
リマップされたＩ／Ｏアドレス範囲のベースアドレスを
識別するメモリベースレジスタ（オフセット２０ｈ）で
ある。このコンフィギュレーションレジスタスペースの
より詳細な記載は、上述のSolariの参考文献の５６５乃
至６１５ページに見いだすことができ、ここにリファレ
ンスとして組み入れる。
関するコンフィギュレーションレジスタスペース２０７
のフォーマットを図示する。このコンフィギュレーショ
ンレジスタスペース２０７では、メモリマップされたＩ
／Ｏアドレス範囲のアドレス制限を識別するのに用いら
れるメモリ制限レジスタ（オフセット２２ｈ）と、メモ
リマップされたＩ／Ｏアドレス範囲のベースアドレスを
識別するメモリベースレジスタ（オフセット２０ｈ）で
ある。このコンフィギュレーションレジスタスペースの
より詳細な記載は、上述のSolariの参考文献の５６５乃
至６１５ページに見いだすことができ、ここにリファレ
ンスとして組み入れる。
【００３４】ＢＡＳＳ２１２は２つのコンフィギュレー
ションレジスタスペース２５８、２６０を含む。第１の
コンフィギュレーションレジスタスペース２５８は、そ
の関連したＩＤＳＥＬ信号ラインであるＡＤ［１７］信
号ラインを介してホストシステム２２０によって関係す
る。第１のコンフィギュレーションレジスタスペース２
５８は、ローカルＣＰＵ２１４と関係する隠れＰＣＩデ
バイスによって使用されるメモリアドレススペースを得
るのに使用される。好ましい実施形態では、これらの隠
れＰＣＩデバイスはインターフェースコントローラ２１
８である。メモリアドレススペースは、コントローラ２
０２によって区分され、部分はそれぞれのインターフェ
ースコントローラ２１８の各々に割り当てられる。ホス
トシステム２２０は、メモリアドレススペースがホスト
システムのアドレススペースの一部であるけれども、こ
のメモリアドレススペースにアクセスしない。メモリア
ドレススペースがホストシステムのアドレススペースか
ら分離しているならば、ＰＣＩ−ＰＣＩブリッジ２０６
がプライマリＰＣＩバス２０４に対してセカンダリＰＣ
Ｉサイクルを転送しないようにセカンダリＰＣＩバス信
号の幾つかを修正する必要があり得る。インターフェー
スコントローラのメモリアドレススペースをホストシス
テムのアドレススペースの一部として維持することによ
って、セカンダリＰＣＩバス２０８は修正なしで利用す
ることができる。
ションレジスタスペース２５８、２６０を含む。第１の
コンフィギュレーションレジスタスペース２５８は、そ
の関連したＩＤＳＥＬ信号ラインであるＡＤ［１７］信
号ラインを介してホストシステム２２０によって関係す
る。第１のコンフィギュレーションレジスタスペース２
５８は、ローカルＣＰＵ２１４と関係する隠れＰＣＩデ
バイスによって使用されるメモリアドレススペースを得
るのに使用される。好ましい実施形態では、これらの隠
れＰＣＩデバイスはインターフェースコントローラ２１
８である。メモリアドレススペースは、コントローラ２
０２によって区分され、部分はそれぞれのインターフェ
ースコントローラ２１８の各々に割り当てられる。ホス
トシステム２２０は、メモリアドレススペースがホスト
システムのアドレススペースの一部であるけれども、こ
のメモリアドレススペースにアクセスしない。メモリア
ドレススペースがホストシステムのアドレススペースか
ら分離しているならば、ＰＣＩ−ＰＣＩブリッジ２０６
がプライマリＰＣＩバス２０４に対してセカンダリＰＣ
Ｉサイクルを転送しないようにセカンダリＰＣＩバス信
号の幾つかを修正する必要があり得る。インターフェー
スコントローラのメモリアドレススペースをホストシス
テムのアドレススペースの一部として維持することによ
って、セカンダリＰＣＩバス２０８は修正なしで利用す
ることができる。
【００３５】第２のコンフィギュレーションレジスタス
ペース２６０は、該レジスタを第１のコンフィギュレー
ションアドレススペース２５８に設定するのに使用され
る。第２のコンフィギュレーションスペース２６０のベ
ンダ特定コンフィギュレーションレジスタの一部は、コ
ンフィギュレーションヘッダレジスタの値を第１のコン
フィギュレーションレジスタスペース２５８に設定する
のに使用される。２つの別のコンフィギュレーションレ
ジスタスペース２５８，２６０（一方は、ホストシステ
ム２２０に関し、他方はローカルＣＰＵ２１４に関す
る）を使用することによって、ローカルＣＰＵ２１４に
よる第２のベンダ特定コンフィギュレーションスペース
２６０におけるコントロールレジスタを介してコンフィ
ギュレーションスペース２５８に対するホストシステム
２２０のアクセスを再試行することが可能である。換言
すれば、ローカルＣＰＵ２１４は、第１のコンフィギュ
レーションスペース２５８にアクセスするホストシステ
ム２２０が、第２のコンフィギュレーションスペース２
６０ベンダ特定レジスタを制御することによって再試行
されることができる。ホストシステム２２０は、第１の
コンフィギュレーションレジスタスペース２５８にアク
セスするためにＢＡＳＳ ＩＤＳＥＬ信号を使用する。
ローカルＣＰＵ２１４に関して、ＢＡＳＳの第１のコン
フィギュレーションアドレススペース２５８にアクセス
するために、ＣＴＬＩＤＳＥＬ信号は第２のコンフィギ
ュレーションスペース２６０にアクセスするのに使用さ
れる。ローカルＣＰＵ２１４は、ＢＡＳＳ ＩＤＳＥＬ
信号を使用しない。ＣＴＬＩＤＳＥＬ信号は、第１のコ
ンフィギュレーションレジスタスペース２５８における
対応するレジスタ内に順番にマッピングされる第２のコ
ンフィギュレーションレジスタスペース２６０のベンダ
特定コンフィギュレーションレジスタに書き込むのに使
用される。ＣＴＬＩＤＳＥＬ信号はまた、第２のコンフ
ィギュレーションレジスタスペース２６０において対応
するレジスタを読み込むことによって第１のコンフィギ
ュレーションレジスタスペース２５８からレジスタを読
み込むのに使用される。
ペース２６０は、該レジスタを第１のコンフィギュレー
ションアドレススペース２５８に設定するのに使用され
る。第２のコンフィギュレーションスペース２６０のベ
ンダ特定コンフィギュレーションレジスタの一部は、コ
ンフィギュレーションヘッダレジスタの値を第１のコン
フィギュレーションレジスタスペース２５８に設定する
のに使用される。２つの別のコンフィギュレーションレ
ジスタスペース２５８，２６０（一方は、ホストシステ
ム２２０に関し、他方はローカルＣＰＵ２１４に関す
る）を使用することによって、ローカルＣＰＵ２１４に
よる第２のベンダ特定コンフィギュレーションスペース
２６０におけるコントロールレジスタを介してコンフィ
ギュレーションスペース２５８に対するホストシステム
２２０のアクセスを再試行することが可能である。換言
すれば、ローカルＣＰＵ２１４は、第１のコンフィギュ
レーションスペース２５８にアクセスするホストシステ
ム２２０が、第２のコンフィギュレーションスペース２
６０ベンダ特定レジスタを制御することによって再試行
されることができる。ホストシステム２２０は、第１の
コンフィギュレーションレジスタスペース２５８にアク
セスするためにＢＡＳＳ ＩＤＳＥＬ信号を使用する。
ローカルＣＰＵ２１４に関して、ＢＡＳＳの第１のコン
フィギュレーションアドレススペース２５８にアクセス
するために、ＣＴＬＩＤＳＥＬ信号は第２のコンフィギ
ュレーションスペース２６０にアクセスするのに使用さ
れる。ローカルＣＰＵ２１４は、ＢＡＳＳ ＩＤＳＥＬ
信号を使用しない。ＣＴＬＩＤＳＥＬ信号は、第１のコ
ンフィギュレーションレジスタスペース２５８における
対応するレジスタ内に順番にマッピングされる第２のコ
ンフィギュレーションレジスタスペース２６０のベンダ
特定コンフィギュレーションレジスタに書き込むのに使
用される。ＣＴＬＩＤＳＥＬ信号はまた、第２のコンフ
ィギュレーションレジスタスペース２６０において対応
するレジスタを読み込むことによって第１のコンフィギ
ュレーションレジスタスペース２５８からレジスタを読
み込むのに使用される。
【００３６】図１０は、第１のコンフィギュレーション
レジスタスペース２５８の例示的なフォーマットを図示
する。以下のレジスタは、第２のコンフィギュレーショ
ンレジスタスペース２６０を介してコントローラプロシ
ージャ２３６の制御下で設定されうる：（１）デバイス
ｉｄ（オフセット０２ｈ）；（２）ベンダｉｄ（オフセ
ット００ｈ）；及び（３）ＰＣＩメモリベースアドレス
に関するマスク（位置「１０ｈ」）。本発明の幾つかの
実施形態では、１又はそれ以上のこれらのレジスタはハ
ード・コード化され、それゆえ、コントローラプロシー
ジャの制御下で明白に設定されない必要がある。例え
ば、デバイスｉｄ及びベンダｉｄの各々はハード・コー
ド化されうる。ある特定の実施形態では、デバイスｉｄ
は「ＢＡ５５Ｈ」に設定され、ベンダｉｄは「１０６９
Ｈ」に設定され、それはベンダがMylex Corporationで
あり、ＰＣＩメモリベースアドレスがメモリの６４Ｋバ
イトを得るために設定される。
レジスタスペース２５８の例示的なフォーマットを図示
する。以下のレジスタは、第２のコンフィギュレーショ
ンレジスタスペース２６０を介してコントローラプロシ
ージャ２３６の制御下で設定されうる：（１）デバイス
ｉｄ（オフセット０２ｈ）；（２）ベンダｉｄ（オフセ
ット００ｈ）；及び（３）ＰＣＩメモリベースアドレス
に関するマスク（位置「１０ｈ」）。本発明の幾つかの
実施形態では、１又はそれ以上のこれらのレジスタはハ
ード・コード化され、それゆえ、コントローラプロシー
ジャの制御下で明白に設定されない必要がある。例え
ば、デバイスｉｄ及びベンダｉｄの各々はハード・コー
ド化されうる。ある特定の実施形態では、デバイスｉｄ
は「ＢＡ５５Ｈ」に設定され、ベンダｉｄは「１０６９
Ｈ」に設定され、それはベンダがMylex Corporationで
あり、ＰＣＩメモリベースアドレスがメモリの６４Ｋバ
イトを得るために設定される。
【００３７】更に、第１のコンフィギュレーションレジ
スタスペース２５８は、割り込みがない（即ち、割り込
みピン（Interrupt Pin）（オフセット３Ｄｈ）が割り
込まないように設定される）ことを特定する。また、第
２のベースアドレスレジスタ（即ち、オフセット１４ｈ
で予約されたファイル）は、保証されるならば、Ｉ／Ｏ
スペースを得るために任意に使用されうる。予約された
レジスタ（即ち、１４ｈ乃至３８ｈ及び４０ｈ乃至７Ｆ
ｈ）に対するリードアクセスは、ゼロに戻り、予約され
たレジスタに対するライトアクセスは影響がない。
スタスペース２５８は、割り込みがない（即ち、割り込
みピン（Interrupt Pin）（オフセット３Ｄｈ）が割り
込まないように設定される）ことを特定する。また、第
２のベースアドレスレジスタ（即ち、オフセット１４ｈ
で予約されたファイル）は、保証されるならば、Ｉ／Ｏ
スペースを得るために任意に使用されうる。予約された
レジスタ（即ち、１４ｈ乃至３８ｈ及び４０ｈ乃至７Ｆ
ｈ）に対するリードアクセスは、ゼロに戻り、予約され
たレジスタに対するライトアクセスは影響がない。
【００３８】図１１は、第２のコンフィギュレーション
レジスタスペース２６０のフォーマットを図示する。第
２のコンフィギュレーションレジスタスペース２６０の
コンフィギュレーションヘッダは図８に示されたような
同じフォーマットを共有し、第１のコンフィギュレーシ
ョンレジスタスペース２５８にある値を反映する。ＢＡ
ＳＳコントロール論理ユニット２５４は、第１のコンフ
ィギュレーションスペース２５８における値が設定及び
／又は修正されるとき、第１のコンフィギュレーション
スペース２５８の値を備える第２のコンフィギュレーシ
ョンレジスタスペース２６０におけるレジスタを更新す
る。
レジスタスペース２６０のフォーマットを図示する。第
２のコンフィギュレーションレジスタスペース２６０の
コンフィギュレーションヘッダは図８に示されたような
同じフォーマットを共有し、第１のコンフィギュレーシ
ョンレジスタスペース２５８にある値を反映する。ＢＡ
ＳＳコントロール論理ユニット２５４は、第１のコンフ
ィギュレーションスペース２５８における値が設定及び
／又は修正されるとき、第１のコンフィギュレーション
スペース２５８の値を備える第２のコンフィギュレーシ
ョンレジスタスペース２６０におけるレジスタを更新す
る。
【００３９】デバイス特定コンフィギュレーションレジ
スタ（即ち、位置４０ｈ乃至７Ｆｈ）は以下の通りであ
る： ・第１のコンフィギュレーションレジスタスペース２５
８におけるＰＣＩメモリベースアドレスレジスタ（オフ
セット１０ｈ）を読み込むために使用されるＢＡＳＳ１
メモリベースレジスタ（オフセット４０ｈ） ・第１のコンフィギュレーションレジスタスペース２５
８におけるＰＣＩメモリベースアドレスレジスタ（オフ
セット１０ｈ）を設定するのに使用されるＢＡＳＳ１メ
モリマスクレジスタ（オフセット４４ｈ） ・ＢＡＳＳＩＮＴ信号を使用可能／不能にするためにＢ
ＡＳＳ制御論理ユニット２５４を命令するのに使用され
る割り込みステータスレジスタＩＮＴＳＴＳ（オフセッ
ト４８ｈ）。図１２はこのレジスタに関するビット設定
を図示する。 ・ＰＣＩセカンダリバス２０８でリトライを可能／不能
にするためのＢＡＳＳ制御論理ユニット２５４を命令す
るのに使用されるリトライ可能レジスタRETRY_INTEN
（オフセット４９ｈ）。図１３は、このレジスタに関す
るビット設定を図示する。 ・同様な、他の予約されたレジスタ（オフセット４Ａｈ
乃至７Ｃｈ）。
スタ（即ち、位置４０ｈ乃至７Ｆｈ）は以下の通りであ
る： ・第１のコンフィギュレーションレジスタスペース２５
８におけるＰＣＩメモリベースアドレスレジスタ（オフ
セット１０ｈ）を読み込むために使用されるＢＡＳＳ１
メモリベースレジスタ（オフセット４０ｈ） ・第１のコンフィギュレーションレジスタスペース２５
８におけるＰＣＩメモリベースアドレスレジスタ（オフ
セット１０ｈ）を設定するのに使用されるＢＡＳＳ１メ
モリマスクレジスタ（オフセット４４ｈ） ・ＢＡＳＳＩＮＴ信号を使用可能／不能にするためにＢ
ＡＳＳ制御論理ユニット２５４を命令するのに使用され
る割り込みステータスレジスタＩＮＴＳＴＳ（オフセッ
ト４８ｈ）。図１２はこのレジスタに関するビット設定
を図示する。 ・ＰＣＩセカンダリバス２０８でリトライを可能／不能
にするためのＢＡＳＳ制御論理ユニット２５４を命令す
るのに使用されるリトライ可能レジスタRETRY_INTEN
（オフセット４９ｈ）。図１３は、このレジスタに関す
るビット設定を図示する。 ・同様な、他の予約されたレジスタ（オフセット４Ａｈ
乃至７Ｃｈ）。
【００４０】図１２は、割り込みステータスレジスタに
関する好ましい設定を図示し、図１３は、リトライ可能
レジスタに関する好ましい設定を図示する。これらのレ
ジスタの作動は以下により詳細に記載する。
関する好ましい設定を図示し、図１３は、リトライ可能
レジスタに関する好ましい設定を図示する。これらのレ
ジスタの作動は以下により詳細に記載する。
【００４１】先の記載は、本発明の技術を採用するデー
タ処理システムのハードウェア実装を説明した。ここ
で、システムがＰＣＩバスに結合されたＰＣＩデバイス
を構成する仕方に戻ることに注意する。
タ処理システムのハードウェア実装を説明した。ここ
で、システムがＰＣＩバスに結合されたＰＣＩデバイス
を構成する仕方に戻ることに注意する。
【００４２】コンフィギュレーションプロシージャ２２
１は、ホストシステム２２０が電源投入即ちブートアッ
プするとき、ホストシステム２２０によって実行され
る。コンフィギュレーションプロシージャ２２１は、プ
ライマリ２０４及びセカンダリ２０８ＰＣＩバスに接続
された全てのデバイスを走査し、保証される適当なコン
フィギュレーション要求を判断する。特に、コンフィギ
ュレーションプロシージャ２２１は、メモリ、及び／又
は、デバイスが要求するＩ／Ｏアドレススペースのブロ
ックの数、並びに、他のファンクションを割り当てる。
各デバイスは、相互に排他的なアドレス範囲の設定を割
り当てられる。ＢＡＳＳ２１２は、ローカルＣＰＵ２１
４の制御下であるメモリアドレススペースを得るのに使
用される。このメモリアドレススペースは次いで、ロー
カルＣＰＵ２１４によって区分され、隠れインターフェ
ースコントローラ２１８の各々に関して構成される。イ
ンターフェースコントローラ２１８は、ローカルＣＰＵ
２１４と通信するメモリスペースを要求する。
１は、ホストシステム２２０が電源投入即ちブートアッ
プするとき、ホストシステム２２０によって実行され
る。コンフィギュレーションプロシージャ２２１は、プ
ライマリ２０４及びセカンダリ２０８ＰＣＩバスに接続
された全てのデバイスを走査し、保証される適当なコン
フィギュレーション要求を判断する。特に、コンフィギ
ュレーションプロシージャ２２１は、メモリ、及び／又
は、デバイスが要求するＩ／Ｏアドレススペースのブロ
ックの数、並びに、他のファンクションを割り当てる。
各デバイスは、相互に排他的なアドレス範囲の設定を割
り当てられる。ＢＡＳＳ２１２は、ローカルＣＰＵ２１
４の制御下であるメモリアドレススペースを得るのに使
用される。このメモリアドレススペースは次いで、ロー
カルＣＰＵ２１４によって区分され、隠れインターフェ
ースコントローラ２１８の各々に関して構成される。イ
ンターフェースコントローラ２１８は、ローカルＣＰＵ
２１４と通信するメモリスペースを要求する。
【００４３】図１４は、セカンダリＰＣＩバス２０８に
接続されたデバイスを構成するためにホストシステム２
２０によって使用されるステップを図示する。ホストシ
ステムのコンフィギュレーションプロシージャ２２１
は、プライマリ２０４及びセカンダリ２０８ＰＣＩバス
に接続された各デバイスのコンフィギュレーションレジ
スタスペースを読み込む（ステップ３００）。典型的に
は、これは、各それぞれのバスに発行されるコンフィギ
ュレーショントランザクションの使用を介して達成され
る。これらのコンフィギュレーショントランザクション
のより詳細な議論は、MindShare, Inc.のPCI System Ar
chitecture、第３版（１９９５年）、２９７乃至３２８
ページに記載されており、リファレンスとしてここに組
み入れる。コンフィギュレーショントランザクション
は、デバイス及びデバイスタイプの存在を確かめるため
に、コンフィギュレーションレジスタスペースの所定の
データを読み込むのに使用される。好ましい実施形態で
は、ホストシステム２２０は、ＰＣＩ−ＰＣＩブリッジ
２０６からのＩＤＳＥＬ信号ラインのコンフィギュレー
ションのために、ＢＡＳＳ２１２及びＬｏｃａ−ＰＣＩ
ブリッジ２１０を認識しうるのみである。
接続されたデバイスを構成するためにホストシステム２
２０によって使用されるステップを図示する。ホストシ
ステムのコンフィギュレーションプロシージャ２２１
は、プライマリ２０４及びセカンダリ２０８ＰＣＩバス
に接続された各デバイスのコンフィギュレーションレジ
スタスペースを読み込む（ステップ３００）。典型的に
は、これは、各それぞれのバスに発行されるコンフィギ
ュレーショントランザクションの使用を介して達成され
る。これらのコンフィギュレーショントランザクション
のより詳細な議論は、MindShare, Inc.のPCI System Ar
chitecture、第３版（１９９５年）、２９７乃至３２８
ページに記載されており、リファレンスとしてここに組
み入れる。コンフィギュレーショントランザクション
は、デバイス及びデバイスタイプの存在を確かめるため
に、コンフィギュレーションレジスタスペースの所定の
データを読み込むのに使用される。好ましい実施形態で
は、ホストシステム２２０は、ＰＣＩ−ＰＣＩブリッジ
２０６からのＩＤＳＥＬ信号ラインのコンフィギュレー
ションのために、ＢＡＳＳ２１２及びＬｏｃａ−ＰＣＩ
ブリッジ２１０を認識しうるのみである。
【００４４】いったんデバイスタイプが決定したなら
ば、コンフィギュレーションプロシージャ２２１は、メ
モリ、及び／又は、対応するデバイスを要求するＩ／Ｏ
スペースの量を判断するために、それぞれのコンフィギ
ュレーションレジスタスペースを読み込む（ステップ３
０２）。次いで、コンフィギュレーションプロシージャ
２２１は、メモリ、及び／又は、デバイスに特有のＩＯ
アドレス範囲に応答するために、デバイスのメモリ及び
／又はアドレスデコーダをプログラムする。更に、コン
フィギュレーションプロシージャ２２１は、デバイス、
並びに、所望ならばバスに関するデバイスが能力をマス
タするプログラムに関する所望の割り込み要求ラインを
セットアップする。
ば、コンフィギュレーションプロシージャ２２１は、メ
モリ、及び／又は、対応するデバイスを要求するＩ／Ｏ
スペースの量を判断するために、それぞれのコンフィギ
ュレーションレジスタスペースを読み込む（ステップ３
０２）。次いで、コンフィギュレーションプロシージャ
２２１は、メモリ、及び／又は、デバイスに特有のＩＯ
アドレス範囲に応答するために、デバイスのメモリ及び
／又はアドレスデコーダをプログラムする。更に、コン
フィギュレーションプロシージャ２２１は、デバイス、
並びに、所望ならばバスに関するデバイスが能力をマス
タするプログラムに関する所望の割り込み要求ラインを
セットアップする。
【００４５】好ましい実施形態では、Ｌｏｃａ−ＰＣＩ
ブリッジ２１０及びＢＡＳＳ２１２は、それらのそれぞ
れのコンフィギュレーションレジスタスペースに従って
構成される。コンフィギュレーションプロシージャ２２
１は、ＭＥＭＩＤＳＥＬ信号ラインをを介してＬｏｃａ
−ＰＣＩブリッジのコンフィギュレーションレジスタス
ペース２４８にアクセスする。コンフィギュレーション
プロシージャ２２１は、Ｌｏｃａ−ＰＣＩブリッジのコ
ンフィギュレーションアドレススペース２４８における
ＰＣＩメモリベースアドレス（PCI Memory Base Addres
s）によって特定されるので、メモリのブロックをＬｏ
ｃａ−ＰＣＩブリッジ２１０に割り当てる。このメモリ
スペースは、インターフェースコントローラ２１８とロ
ーカルメモリ２１６との間のデータを転送するのに使用
される。このメモリスペースのベースアドレスは、次い
で、Ｌｏｃａ−ＰＣＩブリッジのコンフィギュレーショ
ンアドレススペース２４８のＰＣＩベースアドレスレジ
スタ（オフセット１０ｈ）に設定される。
ブリッジ２１０及びＢＡＳＳ２１２は、それらのそれぞ
れのコンフィギュレーションレジスタスペースに従って
構成される。コンフィギュレーションプロシージャ２２
１は、ＭＥＭＩＤＳＥＬ信号ラインをを介してＬｏｃａ
−ＰＣＩブリッジのコンフィギュレーションレジスタス
ペース２４８にアクセスする。コンフィギュレーション
プロシージャ２２１は、Ｌｏｃａ−ＰＣＩブリッジのコ
ンフィギュレーションアドレススペース２４８における
ＰＣＩメモリベースアドレス（PCI Memory Base Addres
s）によって特定されるので、メモリのブロックをＬｏ
ｃａ−ＰＣＩブリッジ２１０に割り当てる。このメモリ
スペースは、インターフェースコントローラ２１８とロ
ーカルメモリ２１６との間のデータを転送するのに使用
される。このメモリスペースのベースアドレスは、次い
で、Ｌｏｃａ−ＰＣＩブリッジのコンフィギュレーショ
ンアドレススペース２４８のＰＣＩベースアドレスレジ
スタ（オフセット１０ｈ）に設定される。
【００４６】ホストシステム２２０はＢＡＳＳ ＩＤＳ
ＥＬ信号を介してＢＡＳＳ２１２の第１のコンフィギュ
レーションレジスタスペース２５８にアクセスし、第１
のコンフィギュレーションレジスタスペース２５８のＰ
ＣＩベースアドレスレジスタに特定されるようにメモリ
のブロックを割り当てる。このメモリスペースは、ロー
カルＣＰＵ２１４と通信するためにインターフェースコ
ントローラ２１８によって使用される。メモリスペース
のベースアドレスは、第１のコンフィギュレーションレ
ジスタスペース２４８におけるＰＣＩメモリベースアド
レスレジスタ（オフセット１０ｈ）に設定される（図１
０参照）。ＢＡＳＳ制御論理ユニット２５４は次いで、
同じ値を有する第２のコンフィギュレーションレジスタ
スペース２６０における対応するレジスタ（即ち、ＰＣ
Ｉメモリベースアドレスレジスタ、オフセット１０ｈ）
を更新する（図１１参照）。
ＥＬ信号を介してＢＡＳＳ２１２の第１のコンフィギュ
レーションレジスタスペース２５８にアクセスし、第１
のコンフィギュレーションレジスタスペース２５８のＰ
ＣＩベースアドレスレジスタに特定されるようにメモリ
のブロックを割り当てる。このメモリスペースは、ロー
カルＣＰＵ２１４と通信するためにインターフェースコ
ントローラ２１８によって使用される。メモリスペース
のベースアドレスは、第１のコンフィギュレーションレ
ジスタスペース２４８におけるＰＣＩメモリベースアド
レスレジスタ（オフセット１０ｈ）に設定される（図１
０参照）。ＢＡＳＳ制御論理ユニット２５４は次いで、
同じ値を有する第２のコンフィギュレーションレジスタ
スペース２６０における対応するレジスタ（即ち、ＰＣ
Ｉメモリベースアドレスレジスタ、オフセット１０ｈ）
を更新する（図１１参照）。
【００４７】セカンダリＰＣＩバス２０８に接続された
各デバイスが、コンフィギュレーションプロシージャ２
２１によって構成された後、コンフィギュレーションプ
ロシージャ２２１は、ブリッジ２０６の後でメモリスペ
ースを反映するためにＰＣＩ−ＰＣＩブリッジのコンフ
ィギュレーションレジスタスペース２０７を設定する。
これは、Ｌｏｃａ−ＰＣＩブリッジ２１０及びＢＡＳＳ
２１２に割り当てられるメモリスペースの隣接ブロック
を反映するために、ＰＣＩ−ＰＣＩブリッジのコンフィ
ギュレーションレジスタスペース２０７において、メモ
リ制限及びメモリベースレジスタを設定することによっ
てなされる。
各デバイスが、コンフィギュレーションプロシージャ２
２１によって構成された後、コンフィギュレーションプ
ロシージャ２２１は、ブリッジ２０６の後でメモリスペ
ースを反映するためにＰＣＩ−ＰＣＩブリッジのコンフ
ィギュレーションレジスタスペース２０７を設定する。
これは、Ｌｏｃａ−ＰＣＩブリッジ２１０及びＢＡＳＳ
２１２に割り当てられるメモリスペースの隣接ブロック
を反映するために、ＰＣＩ−ＰＣＩブリッジのコンフィ
ギュレーションレジスタスペース２０７において、メモ
リ制限及びメモリベースレジスタを設定することによっ
てなされる。
【００４８】図１５は、いったんホストシステム２２０
コンフィギュレーションが完了したならば、隠れインタ
ーフェースコントローラ２１８を構成するためにローカ
ルＣＰＵ２１４によって使用されるステップを図示す
る。コントローラプロシージャ２３６は、コンフィギュ
レーションプロシージャ２２１がＬｏｃａ−ＰＣＩブリ
ッジ２１０及びＢＡＳＳ２１２が構成されるまで、待つ
（ステップ３０６）。Ｌｏｃａ−ＰＣＩブリッジ２１０
に関するコンフィギュレーションレジスタスペース２５
８，２６０とＢＡＳＳ２１２との両方におけるコマンド
レジスタ（オフセット０４ｈ）が、メモリスペースが使
用可能になることを指示するように設定されるとき、ホ
ストシステム２２０によってコンフィギュレーションは
完了する。
コンフィギュレーションが完了したならば、隠れインタ
ーフェースコントローラ２１８を構成するためにローカ
ルＣＰＵ２１４によって使用されるステップを図示す
る。コントローラプロシージャ２３６は、コンフィギュ
レーションプロシージャ２２１がＬｏｃａ−ＰＣＩブリ
ッジ２１０及びＢＡＳＳ２１２が構成されるまで、待つ
（ステップ３０６）。Ｌｏｃａ−ＰＣＩブリッジ２１０
に関するコンフィギュレーションレジスタスペース２５
８，２６０とＢＡＳＳ２１２との両方におけるコマンド
レジスタ（オフセット０４ｈ）が、メモリスペースが使
用可能になることを指示するように設定されるとき、ホ
ストシステム２２０によってコンフィギュレーションは
完了する。
【００４９】次いで、コントローラプロシージャ２３６
は、割り込みを可能にし、ＢＡＳＳ２１２でリトライ
し、それゆえ、ホストＣＰＵ２０９によってコンフィギ
ュレーションアドレススペース２５８，２６０に対する
アクセスをブロックする（ステップ３０８）。コントロ
ーラプロシージャ２３６は、第２のコンフィギュレーシ
ョンレジスタスペース２６０において割り込みステータ
スレジスタを使用可能にするために適当な命令を開始す
る。割り込みステータスレジスタは、図１２に示すビッ
ト設定に従って設定される。割り込みステータスレジス
タが使用可能なとき、ＢＡＳＳＩＮＴ信号は、第１のコ
ンフィギュレーションレジスタスペース２５８及びＬｏ
ｃａ−ＰＣＩブリッジのコンフィギュレーションレジス
タスペース２４８（図１２参照）に対するアクセスがあ
るときはいつでも表明される（ステップ３０８）。
は、割り込みを可能にし、ＢＡＳＳ２１２でリトライ
し、それゆえ、ホストＣＰＵ２０９によってコンフィギ
ュレーションアドレススペース２５８，２６０に対する
アクセスをブロックする（ステップ３０８）。コントロ
ーラプロシージャ２３６は、第２のコンフィギュレーシ
ョンレジスタスペース２６０において割り込みステータ
スレジスタを使用可能にするために適当な命令を開始す
る。割り込みステータスレジスタは、図１２に示すビッ
ト設定に従って設定される。割り込みステータスレジス
タが使用可能なとき、ＢＡＳＳＩＮＴ信号は、第１のコ
ンフィギュレーションレジスタスペース２５８及びＬｏ
ｃａ−ＰＣＩブリッジのコンフィギュレーションレジス
タスペース２４８（図１２参照）に対するアクセスがあ
るときはいつでも表明される（ステップ３０８）。
【００５０】更に、コントローラプロシージャ２３６
は、第１のコンフィギュレーションレジスタスペース２
５８及びＬｏｃａ−ＰＣＩのコンフィギュレーションレ
ジスタスペース２４８に対するアクセスがあるときはい
つでもＰＣＩリトライを実行するために第２のコンフィ
ギュレーションレジスタスペース２６０においてリトラ
イ使用可能レジスタを設定するための適当な命令を開始
する（ステップ３０８）。ＰＣＩリトライは、ＳＴＯＰ
信号が表明されたとき、又は、ＴＲＤＹ信号が表明され
ていないときに実行される。このレジスタに関する適当
な設定を図１３に示す。
は、第１のコンフィギュレーションレジスタスペース２
５８及びＬｏｃａ−ＰＣＩのコンフィギュレーションレ
ジスタスペース２４８に対するアクセスがあるときはい
つでもＰＣＩリトライを実行するために第２のコンフィ
ギュレーションレジスタスペース２６０においてリトラ
イ使用可能レジスタを設定するための適当な命令を開始
する（ステップ３０８）。ＰＣＩリトライは、ＳＴＯＰ
信号が表明されたとき、又は、ＴＲＤＹ信号が表明され
ていないときに実行される。このレジスタに関する適当
な設定を図１３に示す。
【００５１】コントローラプロシージャ２３６は、割り
当てられたメモリスペース（図１１参照、オフセット４
０ｈ）のベースアドレスを確かめるために、第２のコン
フィギュレーションレジスタスペース２６０においてデ
ータを読み込む（ステップ３１０）。コントローラプロ
シージャ２３６は、割り当てられたメモリスペースのベ
ースアドレスを評価するために、第２のコンフィギュレ
ーションレジスタスペース２６０のコンテンツにアクセ
スするために適当な命令を開始する。これは、ＣＴＬＩ
ＤＳＥＬ信号の使用を介して達成される。
当てられたメモリスペース（図１１参照、オフセット４
０ｈ）のベースアドレスを確かめるために、第２のコン
フィギュレーションレジスタスペース２６０においてデ
ータを読み込む（ステップ３１０）。コントローラプロ
シージャ２３６は、割り当てられたメモリスペースのベ
ースアドレスを評価するために、第２のコンフィギュレ
ーションレジスタスペース２６０のコンテンツにアクセ
スするために適当な命令を開始する。これは、ＣＴＬＩ
ＤＳＥＬ信号の使用を介して達成される。
【００５２】コントローラプロシージャ２３６は次い
で、メモリアドレススペースを区分し、各隠れデバイス
に関する部分を割り当てる（ステップ３１２）。コント
ローラプロシージャ２３６は、各隠れデバイス又はイン
ターフェースコントローラ２１８に指定されたメモリス
ペースのパーティションに関するベースアドレスをメモ
リ２１６にストアする。コントローラプロシージャ２３
６は、割り当てられたメモリスペースを反映するため
に、各インターフェースコントローラ２１８のコンフィ
ギュレーションレジスタスペースを設定する。このアク
セスは、それぞれのインターフェースコントローラ２１
８に関するＩＤＳＥＬ信号に対応する関連するＡＤ信号
ラインを介して達成される。
で、メモリアドレススペースを区分し、各隠れデバイス
に関する部分を割り当てる（ステップ３１２）。コント
ローラプロシージャ２３６は、各隠れデバイス又はイン
ターフェースコントローラ２１８に指定されたメモリス
ペースのパーティションに関するベースアドレスをメモ
リ２１６にストアする。コントローラプロシージャ２３
６は、割り当てられたメモリスペースを反映するため
に、各インターフェースコントローラ２１８のコンフィ
ギュレーションレジスタスペースを設定する。このアク
セスは、それぞれのインターフェースコントローラ２１
８に関するＩＤＳＥＬ信号に対応する関連するＡＤ信号
ラインを介して達成される。
【００５３】いったんコントローラプロシージャ２３６
が、インターフェースコントローラ２１８を構成するこ
とを達成したならば、コントローラプロシージャ２３６
は、セカンダリＰＣＩバス２０８で受信されたＩ／Ｏア
クティビティと、プライマリＰＣＩバス２０４を介して
ホストシステム２２０から転送されたこれらのＩ／Ｏト
ランザクションとを処理するために進行することができ
る（ステップ３１４）。
が、インターフェースコントローラ２１８を構成するこ
とを達成したならば、コントローラプロシージャ２３６
は、セカンダリＰＣＩバス２０８で受信されたＩ／Ｏア
クティビティと、プライマリＰＣＩバス２０４を介して
ホストシステム２２０から転送されたこれらのＩ／Ｏト
ランザクションとを処理するために進行することができ
る（ステップ３１４）。
【００５４】システム初期化後、プライマリ２０４及び
セカンダリ２０８ＰＣＩバスに関係するデバイスのリコ
ンフィギュレーションは、システムのラインタイムオペ
レーション中に生じ得る。例えば、オペレーティングシ
ステムは、それ自身のコンフィギュレーションプロセス
を実行し、それ自身の基準に関するＰＣＩデバイスを再
構成する。Microsoft WindowsNTTMオペレーティングシ
ステムは、ハードウェアコンフィギュレーションが行わ
れた後、オペレーティングシステムがブートアップする
ときに、それ自身のコンフィギュレーションプロセスを
実行する、かかるオペレーティングシステムのうちの一
つの例である。この状況では、オペレーティングシステ
ムリコンフィギュレーションプロセスは、各ＰＣＩでナ
イスのコンフィギュレーションレジスタスペースが最小
の進入で変更され得るように、セカンダリＰＣＩバス２
０８にＩ／Ｏアクティビティがないときに生じる必要が
ある。
セカンダリ２０８ＰＣＩバスに関係するデバイスのリコ
ンフィギュレーションは、システムのラインタイムオペ
レーション中に生じ得る。例えば、オペレーティングシ
ステムは、それ自身のコンフィギュレーションプロセス
を実行し、それ自身の基準に関するＰＣＩデバイスを再
構成する。Microsoft WindowsNTTMオペレーティングシ
ステムは、ハードウェアコンフィギュレーションが行わ
れた後、オペレーティングシステムがブートアップする
ときに、それ自身のコンフィギュレーションプロセスを
実行する、かかるオペレーティングシステムのうちの一
つの例である。この状況では、オペレーティングシステ
ムリコンフィギュレーションプロセスは、各ＰＣＩでナ
イスのコンフィギュレーションレジスタスペースが最小
の進入で変更され得るように、セカンダリＰＣＩバス２
０８にＩ／Ｏアクティビティがないときに生じる必要が
ある。
【００５５】図１６は、リコンフィギュレーション要求
を収容するためにローカルＣＰＵ２１４によって使用さ
れるステップを図示する。ローカルＣＰＵ２１４は、コ
ンフィギュレーションレジスタスペースがＢＡＳＳ２１
２から生成された割り込みＩＲＱを介してアクセスする
ことを通知される（ステップ３２０）。Ｌｏｃａ−ＰＣ
Ｉブリッジ２１０は、ＢＡＳＳ２１２が、第１のコンフ
ィギュレーションレジスタスペース２５８及び／又はＬ
ｏｃａ−ＰＣＩブリッジのコンフィギュレーションレジ
スタスペース２４８を読み込むことを試みるトランザク
ションを受信するとき、ＩＲＱ信号をローカルＣＰＵ２
１４に表明する（ステップ３２０）。第２のコンフィギ
ュレーションレジスタスペース２６０における割り込み
ステータス（ＩＮＴＥＮ）レジスタが使用可能であり
（図１２参照）、ＩＤＳＥＬ及び／又はＭＥＭＩＤＳＥ
Ｌ信号が表明されているとき、ＢＡＳＳ制御論理ユニッ
ト２５４はＢＡＳＳＩＮＴ信号を生成する。ＢＡＳＳＩ
ＮＴ信号は、ＩＲＱ信号をローカルＣＰＵ２１４に対し
て順番に使用可能にするＬｏｃａ−ＰＣＩブリッジ２１
０によって受信される。
を収容するためにローカルＣＰＵ２１４によって使用さ
れるステップを図示する。ローカルＣＰＵ２１４は、コ
ンフィギュレーションレジスタスペースがＢＡＳＳ２１
２から生成された割り込みＩＲＱを介してアクセスする
ことを通知される（ステップ３２０）。Ｌｏｃａ−ＰＣ
Ｉブリッジ２１０は、ＢＡＳＳ２１２が、第１のコンフ
ィギュレーションレジスタスペース２５８及び／又はＬ
ｏｃａ−ＰＣＩブリッジのコンフィギュレーションレジ
スタスペース２４８を読み込むことを試みるトランザク
ションを受信するとき、ＩＲＱ信号をローカルＣＰＵ２
１４に表明する（ステップ３２０）。第２のコンフィギ
ュレーションレジスタスペース２６０における割り込み
ステータス（ＩＮＴＥＮ）レジスタが使用可能であり
（図１２参照）、ＩＤＳＥＬ及び／又はＭＥＭＩＤＳＥ
Ｌ信号が表明されているとき、ＢＡＳＳ制御論理ユニッ
ト２５４はＢＡＳＳＩＮＴ信号を生成する。ＢＡＳＳＩ
ＮＴ信号は、ＩＲＱ信号をローカルＣＰＵ２１４に対し
て順番に使用可能にするＬｏｃａ−ＰＣＩブリッジ２１
０によって受信される。
【００５６】ＩＲＱ信号に応答して、コントローラプロ
シージャ２３６は、セカンダリＰＣＩバス２０８でのＩ
／Ｏアクティビティを停止する。これは、I/O_flag２３
４を不能にするコントローラプロシージャ２３６によっ
て達成され、それによって、全ての将来のＩ／Ｏアクテ
ィビティが一時的に中断されることを示す。更に、コン
トローラプロシージャ２３６は、I/O_count２３２デー
タの値が、全ての顕著なＩ／Ｏトランザクションが完了
したことを指示するまで、I/O_count２３２データをポ
ーリングする。これらの状態が満足されたとき、Ｉ／Ｏ
アクティビティは一時的に中断され、コントローラプロ
シージャ２３６は続く。
シージャ２３６は、セカンダリＰＣＩバス２０８でのＩ
／Ｏアクティビティを停止する。これは、I/O_flag２３
４を不能にするコントローラプロシージャ２３６によっ
て達成され、それによって、全ての将来のＩ／Ｏアクテ
ィビティが一時的に中断されることを示す。更に、コン
トローラプロシージャ２３６は、I/O_count２３２デー
タの値が、全ての顕著なＩ／Ｏトランザクションが完了
したことを指示するまで、I/O_count２３２データをポ
ーリングする。これらの状態が満足されたとき、Ｉ／Ｏ
アクティビティは一時的に中断され、コントローラプロ
シージャ２３６は続く。
【００５７】コントローラプロシージャ２３６は次い
で、ＢＡＳＳの第１のコンフィギュレーションレジスタ
スペース２５８にアクセスすることができるように適当
な命令を開始する（ステップ３２４）。これは、図１３
に示したようなかかるアクセスを許容する適当なセッテ
ィングに対してリトライ可能レジスタを設定するため
に、第２のコンフィギュレーションレジスタスペース２
６０においてリトライ可能レジスタにアクセスするため
にＣＴＬＩＤＳＥＬ信号を使用することによって達成さ
れる。
で、ＢＡＳＳの第１のコンフィギュレーションレジスタ
スペース２５８にアクセスすることができるように適当
な命令を開始する（ステップ３２４）。これは、図１３
に示したようなかかるアクセスを許容する適当なセッテ
ィングに対してリトライ可能レジスタを設定するため
に、第２のコンフィギュレーションレジスタスペース２
６０においてリトライ可能レジスタにアクセスするため
にＣＴＬＩＤＳＥＬ信号を使用することによって達成さ
れる。
【００５８】いったん適当な設定がなされたならば、オ
ペレーティングシステムは、第１のコンフィギュレーシ
ョンレジスタスペース２５８と、初期コンフィギュレー
ションプロセスによって構成された１つと異なるメモリ
スペースを割り当てるためにＬｏｃａ−ＰＣＩブリッジ
２１０のコンフィギュレーションレジスタスペース２４
８とにアクセスすることができる。この新しいメモリス
ペースは、その上また、ＰＣＩ−ＰＣＩブリッジのコン
フィギュレーションレジスタスペース２０７において更
新される。
ペレーティングシステムは、第１のコンフィギュレーシ
ョンレジスタスペース２５８と、初期コンフィギュレー
ションプロセスによって構成された１つと異なるメモリ
スペースを割り当てるためにＬｏｃａ−ＰＣＩブリッジ
２１０のコンフィギュレーションレジスタスペース２４
８とにアクセスすることができる。この新しいメモリス
ペースは、その上また、ＰＣＩ−ＰＣＩブリッジのコン
フィギュレーションレジスタスペース２０７において更
新される。
【００５９】リコンフィギュレーションプロセスは、リ
トライ可能レジスタがホストシステム２２０によってア
クセスするのを許容するように修正されるときから、規
定された時間制限内に完了したものとみなされる（ステ
ップ３２８）。好ましくは、時間制限は１００ミリ秒で
ある。この点では、コントローラプロシージャ２３６
は、図１２及び１３に示した適当なセッティングに対し
てリトライ可能レジスタ及び割り込みステータスレジス
タを設定する適当な命令を生成することによってＢＡＳ
Ｓで割り込み及びリトライを可能にする（ステップ３３
０）。
トライ可能レジスタがホストシステム２２０によってア
クセスするのを許容するように修正されるときから、規
定された時間制限内に完了したものとみなされる（ステ
ップ３２８）。好ましくは、時間制限は１００ミリ秒で
ある。この点では、コントローラプロシージャ２３６
は、図１２及び１３に示した適当なセッティングに対し
てリトライ可能レジスタ及び割り込みステータスレジス
タを設定する適当な命令を生成することによってＢＡＳ
Ｓで割り込み及びリトライを可能にする（ステップ３３
０）。
【００６０】コントローラプロシージャ２３６は次い
で、インターフェースコントローラ２１８の間に新しく
割り当てられたメモリスペースを区分けし、メモリ２１
６における各インターフェースコントローラ２１８に関
するベースレジスタセッティングを更新する（ステップ
３３２）。更に、コントローラプロシージャ２３６は、
対応するベースアドレスレジスタを更新するために、各
インターフェースコントローラ２１８のコンフィギュレ
ーションレジスタスペースにアクセスする命令を生成す
る（ステップ３３２）。
で、インターフェースコントローラ２１８の間に新しく
割り当てられたメモリスペースを区分けし、メモリ２１
６における各インターフェースコントローラ２１８に関
するベースレジスタセッティングを更新する（ステップ
３３２）。更に、コントローラプロシージャ２３６は、
対応するベースアドレスレジスタを更新するために、各
インターフェースコントローラ２１８のコンフィギュレ
ーションレジスタスペースにアクセスする命令を生成す
る（ステップ３３２）。
【００６１】コントローラプロシージャ２３６は次い
で、Ｉ／Ｏｆｌａｇ２３４を使用可能にすることによっ
てＩ／Ｏアクティビティを再開する（ステップ３３
４）。Ｉ／Ｏアクティビティは次いで、再構成されたメ
モリアドレスを使用して続く。
で、Ｉ／Ｏｆｌａｇ２３４を使用可能にすることによっ
てＩ／Ｏアクティビティを再開する（ステップ３３
４）。Ｉ／Ｏアクティビティは次いで、再構成されたメ
モリアドレスを使用して続く。
【００６２】先の記載は、本発明の完全な理解を提供す
るために、特定の学術用語を使用して例示の目的で、本
発明の構造及び方法の種々の実施形態を説明した。しか
しながら、記載された特定の詳細の多くは、任意であり
又は本発明の実施のために要求されていないもののいず
れかであることは、当業者には明らかであろう。この観
点でいま、我々は、選択された実施形態、又は、要約の
仕方における本発明の態様を記載する。
るために、特定の学術用語を使用して例示の目的で、本
発明の構造及び方法の種々の実施形態を説明した。しか
しながら、記載された特定の詳細の多くは、任意であり
又は本発明の実施のために要求されていないもののいず
れかであることは、当業者には明らかであろう。この観
点でいま、我々は、選択された実施形態、又は、要約の
仕方における本発明の態様を記載する。
【００６３】第１の構造の実施形態では、本発明はデー
タ処理装置を提供し、第１のプロセッサと；複数のメモ
リアドレススペースを含むシステムメモリであって、該
システムメモリは第１のプロセッサの制御下にある、シ
ステムメモリと；第１のプロセッサと通信する第１のバ
ス、及び、システムメモリ；第１のバスに接続されたコ
ントローラとを包含する。ここで、コントローラは、第
２のプロセッサと、複数のＩ／Ｏデバイスと、システム
メモリの第１のメモリアドレススペースの選択部分と関
係する各Ｉ／Ｏデバイスと、第２のプロセッサの制御下
の第１のメモリアドレススペースと、第２のプロセッサ
と通信するＩ／Ｏデバイスの各々によって使用される第
１のメモリアドレススペースとを包含する。
タ処理装置を提供し、第１のプロセッサと；複数のメモ
リアドレススペースを含むシステムメモリであって、該
システムメモリは第１のプロセッサの制御下にある、シ
ステムメモリと；第１のプロセッサと通信する第１のバ
ス、及び、システムメモリ；第１のバスに接続されたコ
ントローラとを包含する。ここで、コントローラは、第
２のプロセッサと、複数のＩ／Ｏデバイスと、システム
メモリの第１のメモリアドレススペースの選択部分と関
係する各Ｉ／Ｏデバイスと、第２のプロセッサの制御下
の第１のメモリアドレススペースと、第２のプロセッサ
と通信するＩ／Ｏデバイスの各々によって使用される第
１のメモリアドレススペースとを包含する。
【００６４】第２の構造の実施形態は、コントローラが
更に、第１のメモリアドレススペースをシステムメモリ
から得る第１の処理デバイスを任意に含み、第２のプロ
セッサは、第１のメモリアドレススペースの選択部分を
Ｉ／Ｏデバイスの各々に分配する。第３の実施形態は、
第２の実施形態の特徴の全てを含み、コントローラがロ
ーカルメモリを更に含むことをまた任意に提供し、第２
のメモリアドレススペースは、第２のプロセッサとＩ／
Ｏデバイスとの間のデータを転送するのに使用される。
第４の実施形態は、第３の実施形態の全ての特徴を提供
するが、コントローラが更に第１の処理デバイスと、第
２の処理デバイスと、Ｉ／Ｏデバイスとに接続された第
２のバスを含むことを提供し、ブリッジが第１のバスを
第２のバスに結合することを更に含む。第５の実施形態
は、第４の実施形態の全ての特徴を提供するが、第１の
バスがプライマリ周辺コンポーネント相互接続（ＰＣ
Ｉ）バスであり、第２のバスがセカンダリＰＣＩバスで
あることを任意に要求する。
更に、第１のメモリアドレススペースをシステムメモリ
から得る第１の処理デバイスを任意に含み、第２のプロ
セッサは、第１のメモリアドレススペースの選択部分を
Ｉ／Ｏデバイスの各々に分配する。第３の実施形態は、
第２の実施形態の特徴の全てを含み、コントローラがロ
ーカルメモリを更に含むことをまた任意に提供し、第２
のメモリアドレススペースは、第２のプロセッサとＩ／
Ｏデバイスとの間のデータを転送するのに使用される。
第４の実施形態は、第３の実施形態の全ての特徴を提供
するが、コントローラが更に第１の処理デバイスと、第
２の処理デバイスと、Ｉ／Ｏデバイスとに接続された第
２のバスを含むことを提供し、ブリッジが第１のバスを
第２のバスに結合することを更に含む。第５の実施形態
は、第４の実施形態の全ての特徴を提供するが、第１の
バスがプライマリ周辺コンポーネント相互接続（ＰＣ
Ｉ）バスであり、第２のバスがセカンダリＰＣＩバスで
あることを任意に要求する。
【００６５】第６の構造の実施形態は、複数のメモリア
ドレススペースを有するシステムメモリを包含する第１
のプロセッシングユニットと、前記第１のプロセッシン
グユニットと通信する第１の周辺コンポーネント相互接
続（ＰＣＩ）バスと、第２のＰＣＩバスと、第２のＰＣ
Ｉバスと通信する第２のプロセッサと、第２のＰＣＩバ
スに接続された１又はそれ以上の露出されたＰＣＩデバ
イスとを含み、該各露出されたＰＣＩデバイスがシステ
ムメモリの選択メモリアドレススペースを包含し、第２
のＰＣＩバスに接続された複数の隠れＰＣＩデバイス
と、第１のＰＣＩバスを第２のＰＣＩバスに結合するＰ
ＣＩ−ＰＣＩブリッジとを含む、データ処理装置を提供
する。
ドレススペースを有するシステムメモリを包含する第１
のプロセッシングユニットと、前記第１のプロセッシン
グユニットと通信する第１の周辺コンポーネント相互接
続（ＰＣＩ）バスと、第２のＰＣＩバスと、第２のＰＣ
Ｉバスと通信する第２のプロセッサと、第２のＰＣＩバ
スに接続された１又はそれ以上の露出されたＰＣＩデバ
イスとを含み、該各露出されたＰＣＩデバイスがシステ
ムメモリの選択メモリアドレススペースを包含し、第２
のＰＣＩバスに接続された複数の隠れＰＣＩデバイス
と、第１のＰＣＩバスを第２のＰＣＩバスに結合するＰ
ＣＩ−ＰＣＩブリッジとを含む、データ処理装置を提供
する。
【００６６】第７の実施形態は、第６の実施形態と同じ
特徴を提供し、更に、第２のプロセッサの制御下で第１
のメモリアドレススペースを包含する、第１の露出した
ＰＣＩデバイスを提供し、該第１のメモリアドレススペ
ースは複数のメモリアドレス部分空間に分配され、各部
分空間は隠れＰＣＩデバイスのうちの１つを選択するた
めに割り当てられ、隠れＰＣＩデバイスは、第２のプロ
セッサに、及び、第２のプロセッサからデータを転送す
るためにメモリアドレス部分空間を使用する。
特徴を提供し、更に、第２のプロセッサの制御下で第１
のメモリアドレススペースを包含する、第１の露出した
ＰＣＩデバイスを提供し、該第１のメモリアドレススペ
ースは複数のメモリアドレス部分空間に分配され、各部
分空間は隠れＰＣＩデバイスのうちの１つを選択するた
めに割り当てられ、隠れＰＣＩデバイスは、第２のプロ
セッサに、及び、第２のプロセッサからデータを転送す
るためにメモリアドレス部分空間を使用する。
【００６７】第８の実施形態は、第７の実施形態と同じ
特徴を提供し、更に、第２のＰＣＩバスと通信するロー
カルメモリと、第２のＰＣＩバスと接続する第２の露出
したＰＣＩデバイスとを提供し、該第２の露出ＰＣＩデ
バイスは、システムメモリの第２のメモリアドレススペ
ースを包含し、第２のメモリアドレススペースは、隠れ
ＰＣＩデバイスとローカルメモリとの間のデータを転送
するのに使用される。
特徴を提供し、更に、第２のＰＣＩバスと通信するロー
カルメモリと、第２のＰＣＩバスと接続する第２の露出
したＰＣＩデバイスとを提供し、該第２の露出ＰＣＩデ
バイスは、システムメモリの第２のメモリアドレススペ
ースを包含し、第２のメモリアドレススペースは、隠れ
ＰＣＩデバイスとローカルメモリとの間のデータを転送
するのに使用される。
【００６８】第９の実施形態は、第８の実施形態と同じ
特徴を提供し、更に、第１のコンフィギュレーションレ
ジスタスペースを包含する第１の露出したＰＣＩデバイ
スと、第２のコンフィギュレーションレジスタスペース
を包含する第２の露出したＰＣＩデバイスと、第１のＩ
ＤＳＥＬ信号ライン及び第２のＩＤＳＥＬ信号ラインを
受信する第１の露出したＰＣＩデバイスとを提供し、該
第１のＩＤＳＥＬ信号ラインは第１のコンフィギュレー
ションレジスタスペースにアクセスするのに使用され、
第２のＩＤＳＥＬ信号ラインは、第２のコンフィギュレ
ーションレジスタスペースにアクセスするために第２の
露出されたＰＣＩデバイスに転送される。
特徴を提供し、更に、第１のコンフィギュレーションレ
ジスタスペースを包含する第１の露出したＰＣＩデバイ
スと、第２のコンフィギュレーションレジスタスペース
を包含する第２の露出したＰＣＩデバイスと、第１のＩ
ＤＳＥＬ信号ライン及び第２のＩＤＳＥＬ信号ラインを
受信する第１の露出したＰＣＩデバイスとを提供し、該
第１のＩＤＳＥＬ信号ラインは第１のコンフィギュレー
ションレジスタスペースにアクセスするのに使用され、
第２のＩＤＳＥＬ信号ラインは、第２のコンフィギュレ
ーションレジスタスペースにアクセスするために第２の
露出されたＰＣＩデバイスに転送される。
【００６９】第１０の実施形態は、第９の実施形態と同
じ特徴を提供し、第３のコンフィギュレーションレジス
タスペースを包含する第１の露出したＰＣＩデバイス
と、第３のコンフィギュレーションレジスタスペースに
アクセスするのに使用される第３のＩＤＳＥＬラインを
生成する第２の露出したＰＣＩデバイスとを提供し、第
３のコンフィギュレーションレジスタスペースの一部が
第１のコンフィギュレーションレジスタスペースにおけ
る値を設定するのに使用され、第１のコンフィギュレー
ションレジスタスペースの一部が、第３のコンフィギュ
レーションレジスタスペースの対応する部分内にマッピ
ングされる。
じ特徴を提供し、第３のコンフィギュレーションレジス
タスペースを包含する第１の露出したＰＣＩデバイス
と、第３のコンフィギュレーションレジスタスペースに
アクセスするのに使用される第３のＩＤＳＥＬラインを
生成する第２の露出したＰＣＩデバイスとを提供し、第
３のコンフィギュレーションレジスタスペースの一部が
第１のコンフィギュレーションレジスタスペースにおけ
る値を設定するのに使用され、第１のコンフィギュレー
ションレジスタスペースの一部が、第３のコンフィギュ
レーションレジスタスペースの対応する部分内にマッピ
ングされる。
【００７０】第１１の実施形態は、第９の実施形態と同
じ特徴を提供し、更に、第１のＩＤＳＥＬ信号又は第２
のＩＤＳＥＬ信号が増加するとき、割り込み信号を生成
する第１の露出されたＰＣＩデバイスを提供し、該割り
込み信号は第２のプロセッサに転送される。
じ特徴を提供し、更に、第１のＩＤＳＥＬ信号又は第２
のＩＤＳＥＬ信号が増加するとき、割り込み信号を生成
する第１の露出されたＰＣＩデバイスを提供し、該割り
込み信号は第２のプロセッサに転送される。
【００７１】第１２の実施形態は、第８の実施形態と同
じ特徴を提供し、更に、コンフィギュレーションレジス
タスペースを包含する各隠れＰＣＩデバイスと、第２の
プロセッサの制御下で複数の隠れＩＤＳＥＬ信号ライン
を生成する第２の露出したＰＣＩデバイスとを提供し、
各隠れＩＤＳＥＬ信号ラインは、選択された隠れＰＣＩ
デバイスにルートを定められ、それぞれのコンフィギュ
レーションレジスタスペースにアクセスするように使用
される。
じ特徴を提供し、更に、コンフィギュレーションレジス
タスペースを包含する各隠れＰＣＩデバイスと、第２の
プロセッサの制御下で複数の隠れＩＤＳＥＬ信号ライン
を生成する第２の露出したＰＣＩデバイスとを提供し、
各隠れＩＤＳＥＬ信号ラインは、選択された隠れＰＣＩ
デバイスにルートを定められ、それぞれのコンフィギュ
レーションレジスタスペースにアクセスするように使用
される。
【００７２】第１３の実施形態は、第１０の実施形態と
同じ特徴を提供し、更に、第１及び第２のコンフィギュ
レーションレジスタスペースに対するアクセスを制御す
るリトライ機構を包含する第３のコンフィギュレーショ
ンレジスタスペースを提供する。
同じ特徴を提供し、更に、第１及び第２のコンフィギュ
レーションレジスタスペースに対するアクセスを制御す
るリトライ機構を包含する第３のコンフィギュレーショ
ンレジスタスペースを提供する。
【００７３】本発明は、構造、システム又は装置、更
に、種々の形態のデータ処理装置を提供することに限定
されず、データを処理するための方法、例えば、データ
処理システムにおけるデータを処理するための方法を提
供する。本発明の方法の第１の実施形態では、本発明
は、データ処理システムにおいてデータを処理する方法
を提供する。ここで、データ処理システムは、ホストプ
ロセッシングユニット、及び、第１のバスを介して接続
された第２のプロセッシングユニットと、システムメモ
リ及び第１のプロセッサを包含するホストプロセッシン
グユニットと、第２のバスを包含する第２のプロセッシ
ングユニットと、第２のプロセッサと、ブリッジと、を
有し、該第２のバスは、複数のバスデバイスを包含し、
該ブリッジは第１のバスを第２のバスに結合し、該第２
のプロセッサは第２のバスト通信する。前記方法は；シ
ステムメモリから第１の露出されたバスデバイスまで第
１のメモリスペースを割り当てるステップを含み、該第
１の露出されたバスデバイスはホストプロセッシングユ
ニットによってアクセス可能であり；第２のプロセッサ
によって、第１のメモリスペースを複数のセグメント内
に区分し；第２のプロセッサによって、各セグメント
を、それぞれの隠れバスデバイスに割り当て；データを
それぞれ割り当てられたセグメントを介して１つの隠れ
バスデバイスから第２の隠れバスデバイスまで転送す
る、ステップを含む。
に、種々の形態のデータ処理装置を提供することに限定
されず、データを処理するための方法、例えば、データ
処理システムにおけるデータを処理するための方法を提
供する。本発明の方法の第１の実施形態では、本発明
は、データ処理システムにおいてデータを処理する方法
を提供する。ここで、データ処理システムは、ホストプ
ロセッシングユニット、及び、第１のバスを介して接続
された第２のプロセッシングユニットと、システムメモ
リ及び第１のプロセッサを包含するホストプロセッシン
グユニットと、第２のバスを包含する第２のプロセッシ
ングユニットと、第２のプロセッサと、ブリッジと、を
有し、該第２のバスは、複数のバスデバイスを包含し、
該ブリッジは第１のバスを第２のバスに結合し、該第２
のプロセッサは第２のバスト通信する。前記方法は；シ
ステムメモリから第１の露出されたバスデバイスまで第
１のメモリスペースを割り当てるステップを含み、該第
１の露出されたバスデバイスはホストプロセッシングユ
ニットによってアクセス可能であり；第２のプロセッサ
によって、第１のメモリスペースを複数のセグメント内
に区分し；第２のプロセッサによって、各セグメント
を、それぞれの隠れバスデバイスに割り当て；データを
それぞれ割り当てられたセグメントを介して１つの隠れ
バスデバイスから第２の隠れバスデバイスまで転送す
る、ステップを含む。
【００７４】本発明の方法の第２の実施形態は、第１の
実施方法の特徴を包含し、割り当てステップは更に；第
１のコンフィギュレーションレジスタスペースを備える
第１の露出されたバスデバイスを提供し；第１のメモリ
スペースの量を判断するために第１のコンフィギュレー
ションレジスタスペースにアクセスし；第１のコンフィ
ギュレーションレジスタスペースにおいて第１のメモリ
スペースの位置を指示する、ステップを有する。
実施方法の特徴を包含し、割り当てステップは更に；第
１のコンフィギュレーションレジスタスペースを備える
第１の露出されたバスデバイスを提供し；第１のメモリ
スペースの量を判断するために第１のコンフィギュレー
ションレジスタスペースにアクセスし；第１のコンフィ
ギュレーションレジスタスペースにおいて第１のメモリ
スペースの位置を指示する、ステップを有する。
【００７５】本発明の方法の第３の実施形態は、第２の
実施方法の特徴を包含し、前記アクセスステップは、第
１のコンフィギュレーションレジスタスペースにアクセ
スするためにホストシステムによってアクセス可能なＩ
ＤＳＥＬ信号を使用するステップを更に有し、前記指示
ステップは、第１のコンフィギュレーションレジスタス
ペースにおける位置を書き出すためにＩＤＳＥＬ信号を
使用するステップを更に含む。
実施方法の特徴を包含し、前記アクセスステップは、第
１のコンフィギュレーションレジスタスペースにアクセ
スするためにホストシステムによってアクセス可能なＩ
ＤＳＥＬ信号を使用するステップを更に有し、前記指示
ステップは、第１のコンフィギュレーションレジスタス
ペースにおける位置を書き出すためにＩＤＳＥＬ信号を
使用するステップを更に含む。
【００７６】本発明の方法の第４の実施形態は、第１の
実施方法の特徴を包含し、前記割り当てステップが；コ
ンフィギュレーションレジスタスペースを備える各隠れ
バスデバイスを提供し；第２のプロセッサによって制御
される選択ＩＤＳＥＬ信号を介して各隠れバスデバイス
の各コンフィギュレーションレジスタスペースにアクセ
スし；第１のメモリスペースのそれぞれのセグメントの
位置を備える各隠れバスデバイスの各コンフィギュレー
ションレジスタスペースを設定する、ステップを更に有
することを、更に提供する。
実施方法の特徴を包含し、前記割り当てステップが；コ
ンフィギュレーションレジスタスペースを備える各隠れ
バスデバイスを提供し；第２のプロセッサによって制御
される選択ＩＤＳＥＬ信号を介して各隠れバスデバイス
の各コンフィギュレーションレジスタスペースにアクセ
スし；第１のメモリスペースのそれぞれのセグメントの
位置を備える各隠れバスデバイスの各コンフィギュレー
ションレジスタスペースを設定する、ステップを更に有
することを、更に提供する。
【００７７】本発明の方法の第５の実施形態は、第１の
実施方法の特徴を包含し、更に、システムメモリから第
２の露出されたＰＣＩデバイスまでの第２のメモリスペ
ースを取得することと、第２のメモリスペースを介して
第１のプロセッサと第２のプロセッサの間のデータを転
送すること、とを提供する。第６の方法の実施形態は、
前記取得ステップはまた、第２のコンフィギュレーショ
ンレジスタスペースを備える第２の露出されたバスデバ
イスを提供すること；第２のコンフィギュレーションレ
ジスタスペースにアクセスするためにホストシステムに
よってアクセス可能な第２のＩＤＳＥＬ信号を使用する
こと；第２の露出されたバスデバイスに対して第１の露
出されたバスデバイスを介して第２のＩＤＳＥＬ信号を
ルーティングし；第２のメモリスペースを決定し、第２
のコンフィギュレーションレジスタスペースにおける第
２のメモリスペースの配置をストアするために、第２の
ＩＤＳＥＬ信号を利用する；ステップを含む。
実施方法の特徴を包含し、更に、システムメモリから第
２の露出されたＰＣＩデバイスまでの第２のメモリスペ
ースを取得することと、第２のメモリスペースを介して
第１のプロセッサと第２のプロセッサの間のデータを転
送すること、とを提供する。第６の方法の実施形態は、
前記取得ステップはまた、第２のコンフィギュレーショ
ンレジスタスペースを備える第２の露出されたバスデバ
イスを提供すること；第２のコンフィギュレーションレ
ジスタスペースにアクセスするためにホストシステムに
よってアクセス可能な第２のＩＤＳＥＬ信号を使用する
こと；第２の露出されたバスデバイスに対して第１の露
出されたバスデバイスを介して第２のＩＤＳＥＬ信号を
ルーティングし；第２のメモリスペースを決定し、第２
のコンフィギュレーションレジスタスペースにおける第
２のメモリスペースの配置をストアするために、第２の
ＩＤＳＥＬ信号を利用する；ステップを含む。
【００７８】本発明の方法の第７の実施形態は、第５の
実施方法の特徴を包含し、更に、第３のコンフィギュレ
ーションレジスタスペースを備えるブリッジを提供し；
第３のコンフィギュレーションレジスタスペースにおい
て第１及び第２のメモリアドレススペースの配置を指示
する；ステップを含む。
実施方法の特徴を包含し、更に、第３のコンフィギュレ
ーションレジスタスペースを備えるブリッジを提供し；
第３のコンフィギュレーションレジスタスペースにおい
て第１及び第２のメモリアドレススペースの配置を指示
する；ステップを含む。
【００７９】本発明の方法の第８の実施形態は、第１の
実施方法の特徴を包含し、更に、新しい位置に対する第
１のメモリスペースを再構成し；第２のプロセッサによ
って、新しい第１のメモリスペースを複数の新しいセグ
メントに再区分し；第２のプロセッサによって、各新し
いセグメントをそれぞれの隠れバスデバイスに対して再
割り当てする；ステップを含む。
実施方法の特徴を包含し、更に、新しい位置に対する第
１のメモリスペースを再構成し；第２のプロセッサによ
って、新しい第１のメモリスペースを複数の新しいセグ
メントに再区分し；第２のプロセッサによって、各新し
いセグメントをそれぞれの隠れバスデバイスに対して再
割り当てする；ステップを含む。
【００８０】本発明の方法の第９の実施形態は、第８の
実施方法の特徴を包含し、更に、第１及び／又は第２の
コンフィギュレーションレジスタスペースに対するアク
セスを判断し；第２のバスでのＩ／Ｏアクティビティを
中止し；第１及び／又は第２のコンフィギュレーション
レジスタスペースの位置の再構成を許容する；ステップ
を包含する再構成ステップを提供する。
実施方法の特徴を包含し、更に、第１及び／又は第２の
コンフィギュレーションレジスタスペースに対するアク
セスを判断し；第２のバスでのＩ／Ｏアクティビティを
中止し；第１及び／又は第２のコンフィギュレーション
レジスタスペースの位置の再構成を許容する；ステップ
を包含する再構成ステップを提供する。
【００８１】本発明の方法の第１０の実施形態は、第９
の実施方法の特徴を包含し、第２のバスのＩ／Ｏアクテ
ィビティを起動するステップを更に含む。
の実施方法の特徴を包含し、第２のバスのＩ／Ｏアクテ
ィビティを起動するステップを更に含む。
【００８２】本発明の方法の第１１の実施形態は、第９
の実施方法の特徴を包含し、更に、前記判断ステップ
が；第１及び／又は第２のコンフィギュレーションレジ
スタスペースへのアクセスを不能にし；第１及び／又は
第２のコンフィギュレーションレジスタスペースへのア
クセスが生じたとき、割り込みを生成させる；ステップ
を含む、ことを提供する。
の実施方法の特徴を包含し、更に、前記判断ステップ
が；第１及び／又は第２のコンフィギュレーションレジ
スタスペースへのアクセスを不能にし；第１及び／又は
第２のコンフィギュレーションレジスタスペースへのア
クセスが生じたとき、割り込みを生成させる；ステップ
を含む、ことを提供する。
【００８３】本発明の方法の第１２の実施形態は、第９
の実施方法の特徴を包含し、前記許容ステップが；第１
及び／又は第２のコンフィギュレーションレジスタスペ
ースへのアクセスを可能にし；再構成を実行し；第１及
び／又は第２のコンフィギュレーションレジスタスペー
スへのアクセスを不能にする；ステップを更に含む、こ
とを提供する。
の実施方法の特徴を包含し、前記許容ステップが；第１
及び／又は第２のコンフィギュレーションレジスタスペ
ースへのアクセスを可能にし；再構成を実行し；第１及
び／又は第２のコンフィギュレーションレジスタスペー
スへのアクセスを不能にする；ステップを更に含む、こ
とを提供する。
【００８４】別の実施形態 先の記載は、例示の目的のために、本発明の完全な理解
を提供するために特定の学術用語を使用した。しかしな
がら、特定の詳細な説明が、本発明を実行するために要
求されないことは当業者にとって明らかであろう。別の
例では、不必要な混乱を根本的な発明から取り除くため
に、周知な回路及びデバイスがブロック図の形態で示さ
れる。従って、本発明の特定の実施形態の先の記載は、
図示及び説明の目的で表されている。それらは完全とな
るべきことを意図しておらず、又は、開示された正確な
形態に対して発明を限定する意図はなく、明らかに、多
くの修正及び変形は上記技術の観点から可能である。該
実施形態は、本発明の原理及びその実用的な応用を最も
良く説明するために選択され、記載されており、それに
よって、他の当業者が、本発明、及び、意図した特定の
使用に適するような種々の修正を伴う種々の実施形態を
最もよく利用することができる。本発明の範囲は特許請
求の範囲及びその均等の範囲によって定義されるべきで
ある。
を提供するために特定の学術用語を使用した。しかしな
がら、特定の詳細な説明が、本発明を実行するために要
求されないことは当業者にとって明らかであろう。別の
例では、不必要な混乱を根本的な発明から取り除くため
に、周知な回路及びデバイスがブロック図の形態で示さ
れる。従って、本発明の特定の実施形態の先の記載は、
図示及び説明の目的で表されている。それらは完全とな
るべきことを意図しておらず、又は、開示された正確な
形態に対して発明を限定する意図はなく、明らかに、多
くの修正及び変形は上記技術の観点から可能である。該
実施形態は、本発明の原理及びその実用的な応用を最も
良く説明するために選択され、記載されており、それに
よって、他の当業者が、本発明、及び、意図した特定の
使用に適するような種々の修正を伴う種々の実施形態を
最もよく利用することができる。本発明の範囲は特許請
求の範囲及びその均等の範囲によって定義されるべきで
ある。
【００８５】本発明はＲＡＩＤコントローラに関して記
載されている。しかしながら、本発明はＲＡＩＤコント
ローラに限定されず、いかなるタイプのインテリジェン
トコントローラ、又は、コントロールデバイスがセカン
ダリＰＣＩバスに結合されるプロセッシングユニットに
適用可能である。かかるデバイスの例は、スイッチ、ル
ータ、ネットワークコントローラなどであるがそれらに
限定されない。
載されている。しかしながら、本発明はＲＡＩＤコント
ローラに限定されず、いかなるタイプのインテリジェン
トコントローラ、又は、コントロールデバイスがセカン
ダリＰＣＩバスに結合されるプロセッシングユニットに
適用可能である。かかるデバイスの例は、スイッチ、ル
ータ、ネットワークコントローラなどであるがそれらに
限定されない。
【００８６】更に、本発明はＰＣＩシステムアーキテク
チャに関して記載してあるけれども、この特定のアーキ
テクチャに限定されない。本発明はいかなるタイプのバ
スアーキテクチャにも適用することができる。
チャに関して記載してあるけれども、この特定のアーキ
テクチャに限定されない。本発明はいかなるタイプのバ
スアーキテクチャにも適用することができる。
【図１】従来技術のＲＡＩＤコントローラを図示する。
【図２】従来技術のＲＡＩＤコントローラを図示する。
【図３】本発明の好ましい実施形態によるインテリジェ
ントＩ／Ｏコントローラを図示する。
ントＩ／Ｏコントローラを図示する。
【図４】図３に示したインテリジェントＩ／Ｏコントロ
ーラを使用したメモリを図示する。
ーラを使用したメモリを図示する。
【図５】図３に示したインテリジェントＩ／Ｏコントロ
ーラに使用するＬｏｃａ−ＰＣＩブリッジのコンポーネ
ントを図示する。
ーラに使用するＬｏｃａ−ＰＣＩブリッジのコンポーネ
ントを図示する。
【図６】図３に示したインテリジェントＩ／Ｏコントロ
ーラを使用するＢＡＳＳのコンポーネントを図示する。
ーラを使用するＢＡＳＳのコンポーネントを図示する。
【図７】本発明の好ましい実施形態におけるインテリジ
ェントＩ／Ｏコントローラ内で使用されるＩＤＳＥＬ信
号の相互接続を図示する。
ェントＩ／Ｏコントローラ内で使用されるＩＤＳＥＬ信
号の相互接続を図示する。
【図８】本発明の好ましい実施形態で使用するＰＣＩコ
ンフィギュレーションレジスタスペースの例示的フォー
マットを図示する。
ンフィギュレーションレジスタスペースの例示的フォー
マットを図示する。
【図９】本発明の好ましい実施形態のＰＣＩ−ＰＣＩブ
リッジによって使用されるＰＣＩコンフィギュレーショ
ンレジスタスペースの例示的フォーマットを図示する。
リッジによって使用されるＰＣＩコンフィギュレーショ
ンレジスタスペースの例示的フォーマットを図示する。
【図１０】本発明の好ましい実施形態のＢＡＳＳの第１
のコンフィギュレーションレジスタスペースの例示的フ
ォーマットを図示する。
のコンフィギュレーションレジスタスペースの例示的フ
ォーマットを図示する。
【図１１】本発明の好ましい実施形態のＢＡＳＳの第２
のコンフィギュレーションレジスタスペースの例示的フ
ォーマットを図示する。
のコンフィギュレーションレジスタスペースの例示的フ
ォーマットを図示する。
【図１２】本発明の好ましい実施形態に従った割り込み
ステータスレジスタセッティングを図示する。
ステータスレジスタセッティングを図示する。
【図１３】本発明の好ましい実施形態に従ったリトライ
可能レジスタセッティングを図示する。
可能レジスタセッティングを図示する。
【図１４】本発明の好ましい実施形態に従ったＰＣＩデ
バイスを構成するためにホストＣＰＵによって使用され
るステップを図示するフローチャートである。
バイスを構成するためにホストＣＰＵによって使用され
るステップを図示するフローチャートである。
【図１５】本発明の好ましい実施形態に従った隠れＰＣ
Ｉデバイスを構成するためにローカルＣＰＵによって使
用されるステップを図示するフローチャートである。
Ｉデバイスを構成するためにローカルＣＰＵによって使
用されるステップを図示するフローチャートである。
【図１６】本発明の好ましい実施形態に従ったＰＣＩデ
バイスを再構成するために使用されるステップを図示す
るフローチャートである。
バイスを再構成するために使用されるステップを図示す
るフローチャートである。
２００ データ処理システム ２０２ インテリジェントＩ／Ｏコントローラ ２０４ プライマリＰＣＩバス ２０６ ＰＣＩ−ＰＣＩブリッジ ２０８ セカンダリＰＣＩバス ２０９ ホストＣＰＵ ２１０ Ｌｏｃａ−ＰＣＩブリッジ ２１２ ＢＡＳＳ ２１５ メモリ ２１６ ローカルメモリ ２１８ インターフェースコントローラ ２２０ ホストシステム ２２２ インターフェースコントローラ ２２４ ローカルバス ２４０ ＰＣＩバスインターフェース ２４２ ローカルバスインターフェース ２４４ ＤＭＡコントローラ ２４８ コンフィギュレーションレジスタスペース ２５０ バッファ ２５２ ＰＣＩバスインターフェース ２５４ ＢＡＳＳ制御論理ユニット ２５８ 第１のコンフィギュレーションレジスタスペー
ス ２６０ 第２のレジスタコンフィギュレーションスペー
ス
ス ２６０ 第２のレジスタコンフィギュレーションスペー
ス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジータ ジョージ アメリカ合衆国 カリフォルニア州 アラ メーダ カウンティー フリーモント メ ントー テラス 1601
Claims (14)
- 【請求項１】データ処理装置であって、 第１のプロセッサと、 複数のメモリアドレススペースを包含するシステムメモ
リと、を有し、前記システムメモリが前記第１のプロセ
ッサの制御下にあり、 第１のプロセッサ及びシステムメモリと通信する第１の
バスと、を有し、 第２のプロセッサと、 複数のＩ／Ｏデバイスと、 を含む第１のバスに接続されたコントローラと、を有
し、前記各Ｉ／Ｏデバイスは、システムメモリの第１の
メモリアドレススペースの選択部分と関連し、第１のメ
モリアドレススペースは第２のプロセッサの制御下にあ
り、第１のメモリアドレススペースは第２のプロセッサ
と通信するためにＩ／Ｏデバイスの各々によって使用さ
れる、データ処理装置。 - 【請求項２】前記コントローラが、 前記第１のメモリアドレススペースをシステムメモリか
ら獲得する第１のプロセッシングデバイスを有し、 前記第２のプロセッサが、Ｉ／Ｏデバイスに対する第１
のメモリアドレススペースの選択部分を分配する、請求
項１に記載の装置。 - 【請求項３】前記コントローラが、 ローカルメモリと、 第２のメモリアドレススペースをシステムメモリから獲
得する第２のプロセッシングデバイスと、を有し、 前記第２のメモリアドレススペースが、第２のプロセッ
サとＩ／Ｏデバイスとの間のデータを転送するのに使用
される、請求項２に記載の装置。 - 【請求項４】前記コントローラが、 第１のプロセッシングデバイス、第２のプロセッシング
デバイス、及びＩ／Ｏデバイスに接続された第２のバス
と、 第１のバスを第２のバスに結合するブリッジと、を有す
る、請求項３に記載の装置。 - 【請求項５】前記第１のバスがプライマリ周辺コンポー
ネントインターコネクト（ＰＣＩ）バスであり、 前記第２のバスがセカンダリＰＣＩバスである、請求項
４に記載の装置。 - 【請求項６】データ処理装置であって、 複数のメモリアドレススペースを有するシステムメモリ
を包含する第１のプロセッシングユニットと、 前記第１のプロセッシングユニットと通信する第１の周
辺コンポーネントインターコネクト（ＰＣＩ）バスと、 第２のＰＣＩバスと、 第２のＰＣＩバスと通信する第２のプロセッサと、 前記第２のＰＣＩバスと接続された１又はそれ以上の露
出したＰＣＩデバイスと、を有し、各露出したＰＣＩデ
バイスはシステムメモリの選択メモリアドレススペース
を包含し、 第２のＰＣＩバスに接続された複数の隠れＰＣＩデバイ
スと、 前記第１のＰＣＩバスを前記第２のＰＣＩバスと結合す
るＰＣＩ−ＰＣＩブリッジと、を有する、請求項３に記
載の装置。 - 【請求項７】第２のプロセッサの制御下の第１のメモリ
アドレススペースと、複数のメモリアドレスサブスペー
スに分配された第１のメモリアドレススペースと、隠れ
ＰＣＩデバイスのうちの１つを選択するのに割り当てら
れた各サブスペースと、データを第２のプロセッサへ、
及び、第２のプロセッサから転送するためにメモリアド
レスサブスペースを使用する隠れＰＣＩデバイスと、を
包含する第１の露出したＰＣＩデバイスと、 前記第２のＰＣＩバスと通信するローカルメモリと、 前記第２のＰＣＩバスに接続された第２の露出したＰＣ
Ｉデバイスと、を更に有し、 前記第２の露出したＰＣＩデバイスは、システムメモリ
の第２のメモリアドレススペースを包含し、前記第２の
メモリアドレススペースは隠れＰＣＩデバイスとローカ
ルメモリとの間のデータを転送するのに使用され、 前記第１の露出したＰＣＩデバイスが第１のコンフィギ
ュレーションレジスタスペースを包含し、 前記第２の露出したＰＣＩデバイスが第２のコンフィギ
ュレーションレジスタスペースを包含し、 前記第１の露出したＰＣＩデバイスが、第１のＩＤＳＥ
Ｌ信号ライン及び第２のＩＤＳＥＬ信号ラインを受け、
前記第１のＩＤＳＥＬ信号ラインは前記第１のコンフィ
ギュレーションレジスタスペースにアクセスするのに使
用され、前記第２のＩＤＳＥＬ信号ラインは、前記第２
のコンフィギュレーションレジスタスペースにアクセス
するために前記第２の露出したＰＣＩデバイスに転送さ
れる、請求項６に記載の装置。 - 【請求項８】ホストプロセッシングユニットがシステム
メモリ及び第１のプロセッサを包含し、第２のプロセッ
シングユニットが、第２のパス、第２のプロセッサ、及
びブリッジを包含し、第２のバスが複数のバスデバイス
を包含し、ブリッジが第１のバスを第２のバスに結合
し、第２のプロセッサが前記第２のバスと通信する、前
記第１のバスを介して接続された前記ホストプロセッシ
ングユニット及び前記第２のプロセッシングユニットを
包含するデータ処理システムにおいてデータを処理する
ための方法であって、 第１のメモリスペースをシステムメモリから第１の露出
したバスデバイスまで割り当てる、ステップを有し、前
記露出したバスデバイスはホストプロセッシングユニッ
トによってアクセス可能であり、 第２のプロセッサによって、第１のメモリスペースを複
数のセグメントに区分わけをし、 第２のプロセッサによって、各セグメントをそれぞれの
隠れバスデバイスに割り当て、 それぞれの割り当てられたセグメントを介して、データ
を１つの隠れバスデバイスから第２の隠れバスデバイス
まで転送する、ステップを有する、方法。 - 【請求項９】前記割り当てステップが；第１のコンフィ
ギュレーションレジスタスペースを備える第１の露出し
たバスデバイスを提供し；第１のメモリスペース量を判
断するために第１のコンフィギュレーションレジスタス
ペースにアクセスし；第１のコンフィギュレーションレ
ジスタスペースにおいて第１のメモリスペースの位置を
指示する、ステップを更に含み、 前記アクセスステップが、前記第１のコンフィギュレー
ションレジスタスペースにアクセスするために、ホスト
システムによってアクセス可能なＩＤＳＥＬ信号を使用
するステップを更に含み、 前記指示ステップが、位置を前記第１のコンフィギュレ
ーションレジスタスペースに書き込むために、ＩＤＳＥ
Ｌ信号を使用するステップを更に含む、請求項８に記載
の方法。 - 【請求項１０】前記割り当てステップが、 コンフィギュレーションレジスタスペースを備える各隠
れバスデバイスを提供し、 第２のプロセッサによって制御された選択ＩＤＳＥＬ信
号を介して各隠れバスデバイスの各コンフィギュレーシ
ョンレジスタスペースにアクセスし、 第１のメモリスペースのそれぞれのセグメントの位置を
備える各隠れバスデバイスの各コンフィギュレーション
レジスタスペースを設定する、ステップを更に有する、
請求項８に記載の方法。 - 【請求項１１】第２のメモリスペースをシステムメモリ
から第２の露出したＰＣＩデバイスまで取得し、 第２のメモリスペースを介して第１のプロセッサと第２
のプロセッサとの間のデータを転送する、請求項８に記
載の方法。 - 【請求項１２】前記取得ステップが、 第２のコンフィギュレーションレジスタスペースを備え
る第２の露出したバスデバイスを提供し、 第２のコンフィギュレーションレジスタスペースにアク
セスするために、ホストシステムによってアクセス可能
な第２のＩＤＳＥＬ信号を使用し、 第２のＩＤＳＥＬ信号を第１の露出したバスデバイスを
介して第２の露出したバスデバイスにルーティングし、 第２のメモリスペースの量を判断し、第２のコンフィギ
ュレーションレジスタスペースにおける第２のメモリス
ペースの位置をストアするために、だい２のＩＤＳＥＬ
信号を利用する、ステップを有する、請求項１１に記載
の方法。 - 【請求項１３】新しい位置に対する第１のメモリスペー
スを再構成し、 第２のプロセッサによって、新しい第１のメモリスペー
スを複数の新しいセグメントに再区分し、 第２のプロセッサによって、各新しいセグメントをそれ
ぞれの隠れバスデバイスに再割り当てする、請求項８に
記載の方法。 - 【請求項１４】前記再構成ステップが、 第１及び／又は第２のコンフィギュレーションレジスタ
スペースに対するアクセスを判断し、 第２のバスでのＩ／Ｏアクティビティを中止し、 第１及び／又は第２のコンフィギュレーションレジスタ
スペースの位置の再構成を許容する、ステップを包含す
る、請求項１３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/023361 | 1998-02-13 | ||
| US09/023,361 US6094699A (en) | 1998-02-13 | 1998-02-13 | Apparatus and method for coupling devices to a PCI-to-PCI bridge in an intelligent I/O controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000222346A true JP2000222346A (ja) | 2000-08-11 |
Family
ID=21814642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11076310A Pending JP2000222346A (ja) | 1998-02-13 | 1999-02-15 | インテリジェントｉ／ｏコントロ―ラにおけるｐｃｉ―ｐｃｉブリッジに対する結合デバイスに関する装置及び方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6094699A (ja) |
| JP (1) | JP2000222346A (ja) |
| AU (1) | AU2598999A (ja) |
| GB (1) | GB2337141B (ja) |
| TW (1) | TW468111B (ja) |
| WO (1) | WO1999041672A1 (ja) |
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