JPH0973429A

JPH0973429A - コンピュータシステム及びバス間制御回路

Info

Publication number: JPH0973429A
Application number: JP8176208A
Authority: JP
Inventors: Toshio Tanaka; 利男田中; Kazuhisa Ishida; 和久石田; Tetsuo Kiyomatsu; 哲郎清松; Shigeo Tsujioka; 重男辻岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-06
Filing date: 1996-07-05
Publication date: 1997-03-18
Anticipated expiration: 2016-07-05
Also published as: JP3531368B2

Abstract

(57)【要約】【課題】二重のバス構造を持つコンピュータシステムに
おいて、重複した回路の使用を避けて、コンピュータシ
ステム全体での論理規模を減少させる。【解決手段】二重のＰＣＩバス構造をとるコンピュータ
システムにおいて、第１のＰＣＩバスと第２のＰＣＩバ
スを中継するバス間制御回路に、バス間の制御機能に加
えて第２のＰＣＩバスに接続されたデバイスに共通のメ
モリのメモリ制御機構や、、第２のＰＣＩバスに接続さ
れたデバイスに共通のメモリ制御機構や、ローカルプロ
セッサ間の割り込み制御機構を持たせて１チップ化し、
デコード回路の重複や、部品点数の増大、実装面積の増
大を防ぎ、小型で低価格なコンピュータシステム提供す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パソコン等の小型
コンピュータにおいて、複数の拡張バスを中継するバス
間制御回路及びその制御回路を備えたコンピュータシス
テムに関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータの普及が
著しく、ＣＰＵの性能向上とともに、ＣＰＵと各種入出
力装置との間で情報の伝達を行う拡張バスも著しい変化
を遂げつつある。パソコンに用いられる拡張バスとして
は、従来ＩＳＡ（ＩｎｄｕｓｔｒｙＳｔａｎｄａｒｄ
Ａｒｃｈｉｔｅｃｔｕｒｅ）バスと呼ばれる規格が一
般的になっており、この規格に基づく多種・多様の拡張
ボードが流通している。

【０００３】ＣＰＵの性能向上にともないＣＰＵによる
演算処理は高速化されたが、ＩＳＡバスを採用する限り
ＣＰＵと入出力装置との間のデータ転送速度はそれほど
向上しないため、装置全体の処理性能を向上するために
はより高速な拡張バスを採用する必要がある。

【０００４】この高速な拡張バスの規格として最近注目
を集めているのが、米国Ｉｎｔｅｌ社が中心となって規
格化したＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎ
ｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）と呼ばれるバス規
格である。

【０００５】ＰＣＩバスはＩＳＡバスと比較すると、高
速なデータ転送、コンフィギュレーション機能によるメ
モリ空間やＩ／Ｏ空間の自動再配置機構によるリソース
の衝突回避などの点で優れており、今後、パソコンだけ
でなくワークステーションなどの高性能小型コンピュー
タの入出力バスとしても採用される可能性が高い。

【０００６】ところで、ＰＣＩバスでは高速な動作周波
数にともなう電気的特性の劣化による誤動作を防止する
ため、バスに接続されるデバイスや拡張スロットの数を
制限している。装置内にこの制限値以上のデバイスや拡
張スロットを持たせるためには、複数個のＰＣＩバスを
構成する必要がある。その一手法としてＰＣＩＳＩＧか
ら「ＰＣＩｔｏＰＣＩＢｒｉｄｇｅＡｒｃｈｉｔｅ
ｃｔｕｒｅＳｐｅｃｉｆｉｃａｔｉｏｎ」が提案され
ている。

【０００７】この提案は、複数のＰＣＩバスを構成する
際の第１のＰＣＩバス（プライマリバス）と第２のＰＣ
Ｉバス（セカンダリバス）を中継するためのブリッジ回
路の制御方式に関するガイドラインを記述したものであ
る。

【０００８】また、同様の技術は、ＤＥＣ社のＰＣＩ−
ＰＣＩブリッジチップのデータブック「DEC chip 21050
PCI-to-PCI Bridge Data Sheet」の１−３〜１−５ペ
ージにも詳述されている。

【０００９】図２にこの提案に基づくブリッジ回路の概
略を示す。図２（ａ）において、１はＣＰＵ、２はメモ
リ、３はＣＰＵ１のローカルバス（以下、プロセッサバ
スと呼ぶ）１００から第１のＰＣＩバス２００への変換
およびメモリ２のアクセス制御などを行うバス・メモリ
コントローラ、４は第１のＰＣＩバス２００と第２のＰ
ＣＩバス２０１を中継するＰＣＩ−ＰＣＩブリッジ回路
１、５は第２のＰＣＩバス２０１と第３のＰＣＩバス２
０２を中継するＰＣＩ−ＰＣＩブリッジ回路２であり、
それぞれのＰＣＩバスには各種入出力装置を制御するた
めのＰＣＩデバイスが接続される。

【００１０】例えば、第１のＰＣＩバス２００に接続さ
れるＰＣＩデバイス６および７は、（図示していない
が）表示装置やファイル装置を制御するためのコントロ
ーラであり、第３のＰＣＩバス２０２に接続されるＰＣ
Ｉデバイス８および９は、通信回線を制御するコントロ
ーラであるといった構成が考えられる。ＰＣＩ−ＰＣＩ
ブリッジ回路２（５）やＰＣＩデバイス８、９はコネク
タ１０を介して第２のＰＣＩバス２０１と接続してい
る。

【００１１】このように、プロセッサバス１００から、
複数個のＰＣＩバス２００〜２０２が階層的に構成され
ている。なお、図示していないが、ＰＣＩバスから従来
のＩＳＡバスへの変換を行うＰＣＩ−ＩＳＡブリッジ回
路により、ＩＳＡバス用に流通しているコントローラや
拡張ボードを使用することも可能である。

【００１２】これらのブリッジ回路は通常１個ないし複
数個のＬＳＩで構成される。

【００１３】ＰＣＩ−ＰＣＩブリッジ回路４および５は
実際には同一のＬＳＩであり、図２（ｂ）に示すような
内部構成となっている。すなわち、第１のＰＣＩバス
（プライマリバス）とのインターフェースを行う部分
と、プライマリターゲット部４１およびプライマリマス
タ部４３が接続し、第２のＰＣＩバス（セカンダリバ
ス）とのインターフェースを行う部分と、セカンダリマ
スタ部４２およびセカンダリターゲット部４４が接続さ
れる。

【００１４】更に、ＰＣＩバス規格に基づくＰＣＩ空間
等が設定されるコンフィギュレーションレジスタ４５、
および双方のバスのバスサイクルの受け渡しに使用され
るデータバッファ４６などで構成される。

【００１５】プライマリバスに接続されたデバイス（例
えばバス・メモリコントローラ３）からセカンダリバス
に接続されたデバイスへのアクセスが起きた場合、ＰＣ
Ｉ−ＰＣＩブリッジ回路４のプライマリターゲット部４
１がアクセスを受け取り、これをセカンダリマスタ部４
２に渡して、セカンダリマスタ部４２がセカンダリバス
上のアクセスとしてバスサイクルを発生させる。

【００１６】同様に、セカンダリバスに接続されたデバ
イスからプライマリバスに接続されたデバイスへのアク
セスが起きた場合、ＰＣＩ−ＰＣＩブリッジ回路４のセ
カンダリターゲット部４４がアクセスを受け取り、これ
をプライマリマスタ部４３に渡して、プライマリマスタ
部４３がプライマリバス上のアクセスとしてバスサイク
ルを発生させる。

【００１７】このように、ＰＣＩ−ＰＣＩブリッジ回路
で中継することにより、装置内に複数のＰＣＩバスを構
成することができるため、より多くのＰＣＩデバイスや
拡張スロットを持たせることが可能である。

【００１８】

【発明が解決しようとする課題】上記ＰＣＩ−ＰＣＩブ
リッジ回路は、第１のＰＣＩバスと第２のＰＣＩバスと
のアクセスの受け渡しを行うだけであり、一方のバスで
生じたバスサイクルをターゲットとして受け取り、他方
のバスへバスマスタとしてバスサイクルを発生させるだ
けである。

【００１９】この構成では、第２のＰＣＩバスに接続さ
れるデバイスに共通のメモリ制御機構や、ローカルプロ
セッサを複数個接続した場合のプロセッサ間割り込み制
御機構などを構成する際に、第２のＰＣＩバスに専用の
制御回路を接続する必要がある。バスサイクルをデコー
ドする回路等をそれぞれの制御回路で重複して持つ必要
があり、論理ゲート規模が増大する。また、それぞれが
別の集積回路となり、部品点数、基板実装面積も増大す
る。これらを原因として拡張カードの大型化、ひいては
装置のコスト高になるという問題があった。

【００２０】本発明の目的は、二重のバス構造を持つコ
ンピュータシステムで、上記の諸問題を解決することに
ある。また、そのためのバス間制御回路を提供すること
にある。

【００２１】本発明はまた、バス間の接続のために必要
なバス間制御回路ではどうしても必要なバスサイクルの
デコード回路等を活かし、重複した回路の使用を避け
て、コンピュータシステム全体での論理規模を減少させ
ることを目的とする。

【００２２】更に本発明は、二重のバス構造を持つコン
ピュータシステムを低価格で提供することを目的とす
る。

【００２３】本発明の他の目的は以下の詳細な説明から
あきらかにされる。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、本発明のコンピュータシステムで用いられるバス間
制御回路は、第１のＰＣＩバスと第２のＰＣＩバスを中
継する機能に加えて、第２のＰＣＩバスに接続されたデ
バイスに共通のメモリ制御機構や、ローカルプロセッサ
間の割り込み制御機構をブリッジ回路内部に持つ構成と
する。

【００２５】即ち、バス間制御回路は、第１、第２のバ
スからバスサイクルを受け取ると、そのバスサイクル
が、他のバスに接続されたデバイスへのアクセスである
か、ＰＣＩバスのメモリ空間に割り当てられた共有メモ
リに対するアクセスであるかを判定する。

【００２６】その判定結果に基づき、第１、第２のＰＣ
Ｉバスに接続されたデバイスから他方のバスに接続され
たデバイスへのアクセスであれば、バスアクセスをター
ゲットデバイスとして受け取り、マスタデバイスとして
他方のバス上のバスサイクルを発生させる。

【００２７】判定の結果が共有メモリに対するアクセス
であれば、ターゲットデバイスとして応答し、共有メモ
リへのアクセスを行う。

【００２８】また、第２のバス上のデバイス（ローカル
プロセッサ）へのアクセスの場合には、バス間制御回路
内部に設けた専用のレジスタにより、本レジスタへの設
定値に応じて、第２のバス上のデバイスへ割り込みを発
生させる。

【００２９】二重のバス構造を持つコンピュータシステ
ムの場合には、バス間制御回路にはバスサイクルをデコ
ードする回路等が必ず必要となる。本発明では、バス間
制御回路に共有メモリの制御機構や割り込み制御機構を
持たせたことで、バスサイクルのデコード回路等を共有
させることができる。

【００３０】また、バス間制御回路にバスサイクルをデ
コードした結果により、共有メモリアクセスであるか等
を判別する機能を持たせ、メモリ制御機構や割り込み制
御機構をバス間制御回路に１チップに構成できるように
した。これにより、部品点数や実装面積の低減にも貢献
することができる。

【００３１】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。図１は、本発明を適用したコンピ
ュータシステムのブロック構成図である。図１中点線で
囲まれた部分（３００）は、パソコン内の第１のＰＣＩ
バスに接続された拡張ボードの一例を示している。

【００３２】以下、本実施例では、この拡張ボード上に
第２のＰＣＩバス２０１、およびこの第２のＰＣＩバス
２０１に制御回路６０,６１を介してローカルプロセッ
サ(70,71,72,73)が接続される場合を例にして説明を行
う。

【００３３】図１に示すコンピュータシステムにおい
て、１はホストＣＰＵ、２はメインメモリ、２０は二次
キャッシュメモリ、３はホストＣＰＵ１のプロセッサバ
ス１００から第１のＰＣＩバス２００への変換およびメ
インメモリ２のアクセス制御などを行うバス・メモリコ
ントローラ、４０は第１のＰＣＩバス２００と第２のＰ
ＣＩバス２０１を中継するＰＣＩ−ＰＣＩブリッジ回路
であり、それぞれのＰＣＩバスには各種入出力装置を制
御するためのＰＣＩデバイス(6,7,60,61)が接続され
る。

【００３４】例えば、第１のＰＣＩバス２００に接続さ
れるＰＣＩデバイス６および７は、（図示していない
が）表示装置やファイル装置を制御するためのコントロ
ーラであり、第２のＰＣＩバス２０１に接続されるＰＣ
Ｉデバイス６０および６１は、ローカルＣＰＵおよびロ
ーカルメモリと、第２のＰＣＩバス２０１とをインター
フェースする制御ＬＳＩである。

【００３５】本制御ＬＳＩ60,61は、図に示すように２
組のローカルＣＰＵ(70,71,72,73)とローカルメモリ(8
0,81,82,83)を、第２のＰＣＩバス２０１にインターフ
ェースする。すなわち、制御ＬＳＩ６０は、ローカルＣ
ＰＵ７０とローカルメモリ８０、および、ローカルＣＰ
Ｕ７１とローカルメモリ８１を第２のＰＣＩバス２０１
にインターフェースし、同様に、制御ＬＳＩ６１は、ロ
ーカルＣＰＵ７２とローカルメモリ８２、および、ロー
カルＣＰＵ７３とローカルメモリ８３を第２のＰＣＩバ
ス２０１にインターフェースする。

【００３６】なお、この組み合わせで、第２のＰＣＩバ
ス２０１に接続される制御ＬＳＩを増設してもよい。な
お、第１のＰＣＩバス２００と第２のＰＣＩバス２０１
を中継するＰＣＩ−ＰＣＩブリッジ回路４０には、ロー
カルＣＰＵ７０〜７３から共通にアクセスできる共有メ
モリであるグローバルメモリ５０が接続されている。

【００３７】グローバルメモリ５０にはローカルＣＰＵ
７０〜７３が共通に使用する各種データが格納される。

【００３８】本実施例の好ましい用途としては、各ロー
カルＣＰＵに画像処理を分担させて行わせる用途があ
る。最も簡単な使い方では１画面を４分割してそれぞれ
の分割された画面の画像処理をローカルＣＰＵ７０〜７
３に分担して行わせ、上位ＣＰＵがそれを統合して第１
のＰＣＩバスに接続する表示装置に表示する用途であ
る。この場合には、グローバルメモリには表示用のデー
タが格納され、各ＣＰＵ７０〜７３がそのグローバルメ
モリに格納される表示用データに順次アクセスすること
になる。

【００３９】第２のＰＣＩバスに複数のＣＰＵを接続
し、マルチプロセッサ構成をとった場合、ＰＣＩ−ＰＣ
Ｉブリッジにメモリコントロール機能を持たせることが
一層活きてくることになる。

【００４０】図３は、ＰＣＩ−ＰＣＩブリッジ回路４０
の内部構成を示すブロック図である。

【００４１】なお、図３に示す各コンポーネントのつな
がりは矢印線で示しているが、複雑になるところは、○
付きアルファベット記号の対応でそのつながりを示して
いる。

【００４２】図３において、４１０は第１のＰＣＩバス
（プライマリバス）２００とのインターフェース部、４
２０は第２のＰＣＩバス（セカンダリバス）２０１との
インターフェース部である。

【００４３】４０１はプライマリバス２００からのアク
セスに対してターゲットとして応答するプライマリター
ゲットコントロール（ＰＴＣ）部、４０２はセカンダリ
バス２０１に対してバスマスタとしてアクセスを行うセ
カンダリマスタコントロール（ＳＭＣ）部、４０３はセ
カンダリバス２０１からのアクセスに対してターゲット
として応答するセカンダリターゲットコントロール（Ｓ
ＴＣ）部、４０４はプライマリバス２００に対してバス
マスタとしてアクセスを行うプライマリマスタコントロ
ール（ＰＭＣ）部である。

【００４４】４０５はＰＣＩバス規格に基づくＰＣＩ空
間の設定等に用いられるコンフィギュレーションレジス
タ（ＣＮＦ）部である。なお、ＰＣＩバス規格に基づく
ＰＣＩ空間の設定等については、ＤＥＣ社のＰＣＩ−Ｐ
ＣＩブリッジチップのデータブック「DEC chip 21050 P
CI-to-PCI Bridge Data Sheet」の第５章に記載されて
いる。

【００４５】４０６はセカンダリバス２０１に接続され
るＰＣＩマスタデバイスからのセカンダリバス獲得要求
に対して調停を行うセカンダリバスアービタ部（ＡＲ
Ｂ）、４０８はグローバルメモリ５０へのアクセス制御
を行うグローバルメモリコントロール（ＧＭＣ）部、４
０９はローカルＣＰＵ７０〜７３およびホストＣＰＵ１
に対する割り込み信号を生成する割り込みコントロール
（ＳＩＣ）部、４０７はＧＭＣ４０８およびＳＩＣ４０
９に対する制御用のアドレス等を設定するコントロール
レジスタ（ＲＥＧ）部である。

【００４６】４１１はプライマリバス２００から供給さ
れるクロック信号およびリセット信号をセカンダリバス
およびＬＳＩ内各ブロックに供給するクロック・リセッ
ト制御（ＣＲ）部、４１２はプライマリバス２００から
のアクセスに対してデータの一時保持を行うプライマリ
バッファ、４１２はセカンダリバス２０１からのアクセ
スに対してデータの一時保持を行うセカンダリバッファ
である。

【００４７】以上の構成において、プライマリバス２０
０に接続されたデバイス（例えばバス・メモリコントロ
ーラ３）やセカンダリバス２０１に接続されたデバイス
（例えば制御ＬＳＩ６０）からアクセスが発生した場合
のＰＣＩ−ＰＣＩブリッジ回路４０の動作について簡単
に説明する。

【００４８】図４は、ＰＣＩ−ＰＣＩブリッジ回路４０
の動作を説明するための、該当個所の詳細を示す図であ
る。

【００４９】図４中、４５１はプライマリ・インターフ
ェースから受け取るバスサイクルのデコードを行うデコ
ード回路。４５２は、デコード回路４５１がデコードし
たアドレスと、コンフィグレーションレジスタに保持さ
れているアドレスとを比較してアクセスの種類を判定す
る比較回路。

【００５０】４５３は、ＰＣＩ−ＰＣＩブリッジ回路４
０内部のレジスタ（ＣＮＦ部４０５およびＲＥＧ部４０
７）へのアクセス(ａ)の処理を行うレジスタアクセス
部。４５４は、グローバルメモリ５０へのアクセス(ｂ)
の処理を行うＧＭアクセス部。４５５は、セカンダリバ
ス２０１に接続されるデバイスへのアクセス(ｃ)の処理
を行うセカンダリバスアクセス部である。それぞれの処
理部はハードウェアロジックで構成されている。

【００５１】４５６は、コントロールレジスタ(第１、
第２のバスに接続されるデバイスを含む)がＰＣＩ空間
のどの領域にマッピングされるか、そのアドレスを保持
するＩ／Ｏベースアドレスレジスタ。４５７は、ＧＭが
ＰＣＩ空間上のどの領域にマッピングされるかのアドレ
スを格納するメモリベースアドレスレジスタである。

【００５２】以下図３、図４を参照しながら動作を説明
する。

【００５３】プライマリバス２００からのバスアクセス
が起きた場合、プライマリ・インターフェース４１０で
そのバスアクセスを受け取る。プライマリ・インターフ
ェース４１０は、ＰＴＣ部４０１バスアクセスを渡す。

【００５４】ＰＴＣ部４０１はバスアクセスに含まれる
アドレスとコマンドをデコード回路４５１でデコードす
る。デコードされたアドレスと、コンフィグレーション
レジスタのＩ／Ｏベースアドレスレジスタ４５６と、メ
モリベースアドレスレジスタ４５７とに格納されている
アドレスとを比較し、またデコードされたコマンドを解
析して、前述のａ，ｂ，ｃのどのアクセスであるかを判
別する。

【００５５】判別の結果、内部レジスタへのアクセス
(ａ)であった場合には、レジスタアクセス部４５３へ処
理を渡す。レジスタアクセス部４５３は、レジスタへの
リード・ライト信号を出力する。ＣＮＦ部４０５および
ＲＥＧ部４０７はこのリード・ライト信号に基づき、レ
ジスタへのデータの書き込みや読み出しを行う。

【００５６】判別の結果、グローバルメモリ５０へのア
クセス(ｂ)であった場合には、ＧＭアクセス部４５４へ
処理を渡す。ＧＭアクセス部４５４は、ＧＭＣ部４０８
への起動信号およびグローバルメモリのアドレス／デー
タを出力する。ＧＭＣ部４０８はこれらの信号に基づ
き、グローバルメモリ５０に対するデータのリード・ラ
イトを制御する。

【００５７】判別の結果、セカンダリバス２０１に接続
されたデバイスへのアクセス（ｃ）であった場合には、
セカンダリバスアクセス部４５５に処理を渡す。セカン
ダリバスアクセス部４５５は、ＳＭＣ部４０２に対する
起動信号およびアドレス、データ、コマンドなどの信号
を出力する。同時にプライマリ・インターフェース部４
１０が受け付けたバスアクセスをＰＳＢ部４１２に格納
しておく。ＳＭＣ部４０２はセカンダリバスアクセス部
４５５からの起動信号を受け取ると、セカンダリバス２
０１のバス権獲得を行うために、ＡＲＢ部４０６に対し
てリクエスト信号を出力する。同時にＰＳＢ部４１２か
らバスアクセスを取り出す。

【００５８】ＳＭＣ部４０２は、ＡＲＢ部４０６が前記
リクエスト信号に応答して出力するグラント信号を受領
した後、セカンダリバス２０１に対してＰＳＢ部４１２
から取り出していたアドレス／コマンドなどのバスサイ
クルをセカンダリ・インターフェース部４２０に出力し
てセカンダリバス上にバスサイクルを発生させる。

【００５９】セカンダリバス上のデバイス（例えば制御
ＬＳＩ６０）は、これらの信号をデコードしてアクセス
に応答する。

【００６０】セカンダリバス２０１からのアクセスとし
ては、（ｄ）ＰＣＩ−ＰＣＩブリッジ回路４０内部のレ
ジスタ（ＲＥＧ部４０７）へのアクセス、（ｅ）グロー
バルメモリ５０へのアクセス、（ｆ）プライマリバス２
００に接続されるデバイスへのアクセス、が考えられ
る。

【００６１】図３（ｂ）には、ＳＴＣ部４０３の詳細を
示している。ＳＴＣ部４０３の構成は、図３（ａ）に示
すＰＴＣ部４０１の構成と同様であり、同じ回路に同じ
項番を付してある。

【００６２】セカンダリバス２０１からのバスアクセス
に対する動作を以下に示す。セカンダリバス２０１から
バスアクセスが起こると、セカンダリ・インターフェー
ス４２０がこれを受信し、ＳＴＣ部４２０に渡す。

【００６３】ＳＴＣ部４０３は受け取ったバスアクセス
に含まれるアドレス／コマンドをデコード回路４５１で
デコードする。比較回路４５２が前記ｄ，ｅ，ｆのどの
アクセスであるかを判定し、その結果に応じてレジスタ
アクセス部４５３、ＧＭアクセス部４５４、プライマリ
バスアクセス部４５５に処理を渡す。

【００６４】それぞれの処理は、プライマリバス２００
からのアクセスが起きた場合と同様である。

【００６５】即ち、判定の結果、内部レジスタへのアク
セス(ｄ)であった場合には、ＳＴＣ部４０３のレジスタ
アクセス部４５３はレジスタへのリード・ライト信号を
出力する。ＲＥＧ部４０７はこのリード・ライト信号に
基づき、レジスタへのデータの書き込みや読み出しを行
う。

【００６６】判定の結果、グローバルメモリ５０へのア
クセス(ｅ)であった場合には、ＳＴＣ部４０３のＧＭア
クセス部はＧＭＣ部４０８への起動信号およびグローバ
ルメモリのアドレス／データを出力する。ＧＭＣ部４０
８はこれらの信号に基づき、グローバルメモリ５０に対
するデータのリード・ライトを制御する。

【００６７】判定の結果、プライマリバス２００に接続
されたデバイスへのアクセス(ｆ)であった場合には、Ｓ
ＴＣ部４０３のプライマリバスアクセス部４５８はＰＭ
Ｃ部４０４に対する起動信号およびアドレス、データ、
コマンドなどの信号を出力し、ＳＰＢ部４３にセカンダ
リ・インターフェース部４２０が受け取ったバスサイク
ルを格納する。ＰＭＣ部４０４は前記起動信号を受け取
ると、プライマリバス２００のバス権獲得を行うため
に、プライマリバスにリクエスト信号を出力し、プライ
マリバスからのグラント信号を受領した後、プライマリ
バス２００に対してＳＰＢ部４１３から取り出したバス
アクセス（アドレス／コマンドなど）を出力してプライ
マリバス上にバスサイクルを発生させる。

【００６８】プライマリバス上のデバイス（例えばＰＣ
Ｉデバイス６）は、これらの信号をデコードしてアクセ
スに応答する。

【００６９】上記の動作において、ホストＣＰＵやロー
カルＣＰＵ７０〜７３に対するアクセスの場合には、Ｓ
ＩＣ部４０９が割り込み処理を行う。ＳＩＣ部４０９
は、ＲＥＧ部４０７に設定された値をもとに、ローカル
ＣＰＵ７０〜７３およびホストＣＰＵ１に対して割り込
み信号を生成する。ＲＥＧ部４０７にはホストＣＰＵ
や、セカンダリバスへ接続されるデバイス等の個々のプ
ロセッサに対応してビットを設けておく。ＰＴＣ部４０
１や、ＳＴＣ部４０３は、個々のプロセッサへのアクセ
ス要求を比較部で検出すると、対応するプロセッサのビ
ットを立てる。

【００７０】ＳＩＣ部４０９は、ＲＥＧ部４０７を監視
しておき、立ったビットと対応するプロセッサ（デバイ
ス）への割り込み要求を出力する。

【００７１】個々のプロセッサはこの割り込み処理の終
了後、この割り込み処理の終了の通知をＳＩＣ部４０９
に返して割り込み処理が完了する。

【００７２】なお、プライマリバス２００からグローバ
ルメモリ５０へのアクセスや、セカンダリバス２０１に
接続されたデバイスへのアクセスの場合には、ＰＴＣ部
４０１は、アクセスのレイテンシを抑えるため、データ
を一旦ＰＳＢ４１２を使用してアクセスの高速化を図る
よう制御することもできる。

【００７３】すなわち、上記のアクセスを受けたときに
ＰＴＣ部４０１は、データライト時には、ＰＳＢ４１２
への書き込みが終了したところでプライマリバス２００
にレディを返し、並行してグローバルメモリ５０やセカ
ンダリバス２０１に接続されたデバイスへの書き込み処
理の動作を行う。

【００７４】また、データリード時には、ＰＳＢ４１２
にデータを最初に求められたアドレスに対して、プライ
マリバス２００に一度に送出するよりも多くの連続する
データを余分にリードして記憶させ、次のサイクルのア
ドレスが連続していた場合は、各々のデバイスへのリー
ドサイクルを発生させずに、ＰＳＢ４１２からデータを
リードする。

【００７５】こうすれば、読み出し先の各デバイスへの
アクセスを減少させ、アクセスレイテンシを小さくでき
るので、データ転送時間を縮小することができる。

【００７６】ＳＴＣ部４０３でも、セカンダリバス２０
１からグローバルメモリ５０へのアクセスや、プライマ
リバス２００に接続されたデバイスへのアクセスが起き
た場合に、アクセスレイテンシを抑えるため、上記のＰ
ＴＣ部４０１の動作と同様の動作をＳＰＢ４１３を利用
して行うようにしても良い。

【００７７】

【発明の効果】以上述べたように、本発明によるブリッ
ジ回路は、複数のＰＣＩバスを構成することができると
ともに、第２のＰＣＩバスに接続されたデバイスに共通
のメモリ制御機構や、割り込み制御機構を低コストで構
成できる。

【図面の簡単な説明】

【図１】本発明を適用した二重のバス構成を持つコンピ
ュータシステムの構成を示す図。

【図２】（ａ）は、二重のバス構成を持つ従来のコンピ
ュータシステムの構成を示し、（ｂ）は従来のＰＣＩ−
ＰＣＩブリッジを示す図。

【図３】本発明のＰＣＩ−ＰＣＩブリッジ（バス間制御
回路）の構成を示す図。

【図４】（ａ）は図３に示すプライマリ・ターゲットコ
ントロール部の詳細、（ｂ）は図３に示すセカンダリ・
ターゲットコントロール部４０３の詳細を示す図。

【符号の説明】

１…ホストＣＰＵ，２…メモリ，３…バス／メモリコン
トローラ，６，７，８，９…ＰＣＩデバイス，４０…Ｐ
ＣＩ−ＰＣＩブリッジ，５０…グローバルメモリ，６
０，６１…制御ＬＳＩ，７０，７１，７２，７３…ロー
カルＣＰＵ，８０，８１，８２，８３…ローカルメモ
リ，１００…プロセッサバス，２００…第１のＰＣＩバ
ス，２０１…第２のＰＣＩバス，４０１…プライマリタ
ーゲットコントロール部，４０２…セカンダリマスタコ
ントロール部，４０３…セカンダリターゲットコントロ
ール部，４０４…プライマリマスタコントロール部，４
０５…コンフィギュレーションレジスタ部，４０６…セ
カンダリアービタ部，４０７…コントロールレジスタ
部，４０８…グローバルメモリコントロール部，４０９
…割り込みコントロール部，４１０…プライマリインタ
フェース部，４１１…クロック・リセット制御部，４１
２…プライマリバッファ部，４１３…セカンダリバッフ
ァ部，４２０…セカンダリインターフェース部．

───────────────────────────────────────────────────── フロントページの続き (72)発明者辻岡重男神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】上位処理装置と、該上位処理装置外部との
信号の伝送を行う第１のバスと、第２のバスと、該第２
のバスに接続するデバイスと、前記第１のバスと前記第
２のバスとを接続するバス間制御回路とからなる二重の
バス構造を持つコンピュータシステムにおいて、該バス間制御回路に接続するグローバルメモリを備え、
前記バス間制御回路は、第１のバスとの間で信号を授受
する第１のインターフェースと、第２のバスとの間で信
号を授受する第２のインターフェースと、前記グローバ
ルメモリを制御するメモリコントローラとを備え、前記第１のインタフェースで受けたバスサイクルが前記
第２のバスに接続されるデバイスをターゲットとするも
のか、前記グローバルメモリへのアクセスかを判定し、
判定結果に基づき、前記メモリコントローラへ前記グロ
ーバルメモリをアクセスさせる／又は前記一方ののバス
で生じたバスサイクルをターゲットとして受け取り、他
方のバスへバスマスタとしてバスサイクルを発生させる
コントロール回路とを備えることを特徴とするコンピュ
ータシステム。
【請求項２】前記第１、第２のバスはＰＣＩバスである
ことを特徴とする請求項１記載のコンピュータシステ
ム。
【請求項３】前記バス間制御回路は、前記第２のバスに接続されるデバイスへアクセスするた
めのアドレスと、前記グローバルメモリへアクセスする
アドレスとを記憶するレジスタを備え、前記コントロール回路は、前記レジスタを参照し、前記
バスサイクルに含まれるアドレスと比較して前記第１の
インターフェースで受けたバスサイクルが前記第２のバ
スに接続されるデバイスをターゲットとするものか、前
記グローバルメモリへのアクセスかを判定することを特
徴とする請求項１記載のコンピュータシステム。
【請求項４】前記バス間制御回路に、前記第２のバスに
接続される各デバイスへの割り込み制御回路を備えたこ
とを特徴とする請求項１記載のコンピュータシステム。
【請求項５】前記コントロール回路はデコードの結果が
前記各デバイスへのアクセスである場合、前記割り込み
制御回路に、前記各デバイスのうちの一のデバイスを特
定する情報を前記割り込み制御回路に知らせ、割り込み
処理を行わせることを特徴とする請求項４記載のコンピ
ュータシステム。
【請求項６】第１のバスとの間で信号を授受する第１の
インターフェースと、第２のバスとの間で信号を授受す
る第２のインターフェースと、第１のバスで生じたバス
サイクルをターゲットとして受け取り、第２のバスへバ
スマスタとしてバスサイクルを発生させるコントロール
回路とを備えたバス間制御回路において、当該バス間制御回路に接続されるグローバルメモリを制
御するメモリコントローラとを備え、前記コントロール回路は、前記第１のインタフェースで受けたバスサイクルが前記
第２のバスに接続されるデバイスをターゲットとするも
のか、前記グローバルメモリへのアクセスかを判定し、
判定結果に基づき、前記メモリコントローラへ前記グロ
ーバルメモリをアクセスさせる／又は前記第２のバスに
接続するデバイスへのバスサイクルを発生させることを
特徴とするバス間制御回路。
【請求項７】前記第１、第２のバスはＰＣＩバスである
ことを特徴とする請求項６のバス間制御回路。
【請求項８】前記第２のバスに接続されるデバイスへア
クセスするためのアドレスと、前記グローバルメモリへ
アクセスするアドレスとを記憶するレジスタを備え、前記コントロール回路は、前記レジスタを参照し、デコ
ードされた前記バスサイクルに含まれるアドレスと比較
して前記第１のインターフェースで受けたバスサイクル
が前記第２のバスに接続されるデバイスをターゲットと
するものか、前記グローバルメモリへのアクセスかを判
定することを特徴とする請求項６記載のバス間制御回
路。
【請求項９】前記第２のバスに接続される各デバイスへ
の割り込み制御回路を備えたことを特徴とする請求項６
記載のバス間制御回路。
【請求項１０】前記コントロール回路はデコードの結果
が前記各デバイスへのアクセスである場合、前記割り込
み制御回路に、前記各デバイスのうちの一のデバイスを
特定する情報を前記割り込み制御回路に知らせ、割り込
み処理を行わせることを特徴とする請求項６記載のバス
間制御回路。
【請求項１１】当該バス間制御回路は、１チップの集積
回路であることを特徴とする請求項６記載のバス間制御
回路。
【請求項１２】第１のバスとの間で信号を授受する第１
のインターフェースと、第２のバスとの間で信号を授受
する第２のインターフェースと、一方のバスで生じたバ
スサイクルをターゲットとして受け取り、他方のバスへ
バスマスタとしてバスサイクルを発生させるコントロー
ル回路とを備えるバス間制御回路において、前記第２のバスに接続される各デバイスへの割り込みを
制御する割り込み制御回路を備え、前記コントロール回路は、前記第１、第２のバスから受けるバスサイクルをデコー
ドし、該バスサイクルが前記第２のバスに接続される各
デバイスをターゲットするものである場合、前記割り込
み制御手段にターゲットである１のデバイスを特定して
通知し、割り込み処理を行わせることを特徴とするバス
間制御回路。
【請求項１３】前記第１、第２のバスはＰＣＩバスであ
ることを特徴とする請求項１２のバス間制御回路。
【請求項１４】前記第２のバスに接続される各デバイス
と対応付けたビットを格納するレジスタを備え、前記バ
スサイクルをデコードし、該バスサイクルが前記第２の
バスに接続される各デバイスをターゲットするものであ
る場合、前記レジスタの対応するビットを立て、前記割り込み制御手段は、前記レジスタを監視すること
により、前記１のデバイスを通知されることを特徴とす
る請求項１２記載のバス間制御回路。
【請求項１５】当該バス間制御回路に接続されるグロー
バルメモリを制御するメモリコントローラとを備え、前
記コントロール回路は、前記第１のインタフェースで受けたバスサイクルが前記
第２のバスに接続されるデバイスをターゲットとするも
のか、前記グローバルメモリへのアクセスかを判定し、
判定結果に基づき、前記メモリコントローラへ前記グロ
ーバルメモリをアクセスさせる／又は前記第２のバスに
接続するデバイスへのバスサイクルを発生させることを
特徴とする請求項１２記載のバス間制御回路。
【請求項１６】前記第２のバスに接続される各デバイス
をアクセスするためのアドレスと、前記グローバルメモ
リへアクセスするアドレスとを記憶する第２のレジスタ
を備え、前記コントロール回路は、前記第２のレジスタと、デコ
ードされた前記バスサイクルに含まれるアドレスとを比
較し、前記バスサイクルが前記第２のバスに接続される
デバイスをターゲットとするものか、前記グローバルメ
モリへのアクセスかを判定することを特徴とする請求項
１５記載のバス間制御回路。
【請求項１７】当該バス間制御回路は、１チップの集積
回路であることを特徴とする請求項１２記載のバス間制
御回路。