KR100487218B1 - 칩 내장형 버스를 인터페이스하기 위한 장치 및 방법 - Google Patents

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KR100487218B1 KR10-1998-0050044A KR19980050044A KR100487218B1 KR 100487218 B1 KR100487218 B1 KR 100487218B1 KR 19980050044 A KR19980050044 A KR 19980050044A KR 100487218 B1 KR100487218 B1 KR 100487218B1
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Abstract

가. 청구범위에 기재된 발명이 속한 기술분야:데이터 버스를 공유하며 여러 가지 기능 블럭들이 단일 칩으로 집적화되어 있는 시스템에 관한 것이다.
나. 발명이 해결하려고 하는 기술적 과제:데이터 버스를 공유하며 여러 가지 기능 블럭들이 단일 칩으로 집적화되어 있는 시스템에 있어서 각 기능 블럭들을 단일 칩내에서 효과적으로 인터페이스하기 위한 칩 내장형 버스 인터페이스 장치 및 방법을 제공함에 있다.
다. 그 발명의 해결방법의 요지:다수의 마스터 모듈들과 슬레이브 모듈들이 단일 칩내에 집적화되어 있는 시스템에서, 상기 모듈들중 임의의 모듈로부터 버스 사용 요청이 있는 경우 버스 사용 요청신호를 활성화시켜 버스의 사용을 요청하는 버스 사용 요청과정과, 상기 버스 사용 요청신호에 응답하는 버스 사용 허가 신호 입력시에 슬레이브 인터페이스부를 지정하기 위한 어드레스신호와 데이터 전송형태를 지정하는 마스터 명령신호를 출력하고, 슬레이브 응답신호의 상태레벨값을 검색하여 활성화 상태의 어드레스 디코딩 시작신호를 출력하는 중재과정과, 상기 버스를 통해 어드레스 지정된 상기 슬레이브 인터페이스부와 데이터 전송하는 데이터 전송과정으로 이루어짐을 특징으로 한다.
라. 발명의 중요한 용도:원칩화된 마이크로 컨트롤러에 사용할 수 있다.

Description

칩 내장형 버스를 인터페이스하기 위한 장치 및 방법
본 발명은 데이터 버스를 공유하며 여러 가지 기능 블럭들이 단일 칩으로 집적화되어 있는 시스템에 관한 것으로, 특히 각 기능 블럭들을 단일 칩 내에서 효과적으로 인터페이스하기 위한 칩 내장형 버스 인터페이스 장치 및 방법에 관한 것이다.
마이크로 컨트롤러와 같이 단일 칩으로 집적화되어 있는 시스템은 여러 가지 기능 블럭들로 구성되어 있으며, 이러한 시스템은 칩 사이즈의 소형화를 기하기 위해서 데이터 버스를 공유하는 구조를 가지는 것이 일반적이다. 그리고 마이크로 컨트롤러와 같은 시스템은 집적화된 각각의 기능 블럭들이 데이터 버스를 공유할 수 있도록 중재역할을 수행하는 중재기가 포함되어 있으며, 상기 중재기와 기능 블럭들 사이에는 집적화된 칩에 내장되는 데이터 버스를 인터페이싱하기 위한 인터페이스부가 접속되어 있다.
동작클럭(메인 클럭)의 양쪽 에지(edge)에 동기를 맞추어서 동작하는 일반적인 칩 내장형 버스 인터페이스 장치에서는 어드레스 디코딩을 위해서 반 클럭 사이클의 여유 밖에 없기 때문에, 동작클럭이 매우 빠른 경우에는 어드레스 디코딩을 위한 추가 클럭 사이클이 필요하다. 또한 버스의 사용권을 이전하기 위한 1클럭 사이클이 추가되어야 하는 경우도 있다. 이러한 클럭 사이클의 추가는 칩 내장형 버스를 가지는 시스템의 데이터 전송속도를 저하시키는 중요한 요인중의 하나가 된다. 따라서 여러 가지 기능 블럭들이 단일 칩으로 집적화되어 있는 시스템을 설계함에 있어서 단일 칩에 내장되는 버스를 추가 클럭 사이클의 지원없이 효율적으로 인터페이스할 수 있는 장치가 요구된다.
따라서 본 발명의 목적은 데이터 버스를 공유하며 여러 가지 기능 블럭들이 단일 칩으로 집적화되어 있는 시스템에 있어서 각 기능 블럭들을 단일 칩내에서 효과적으로 인터페이스하기 위한 칩 내장형 버스 인터페이스 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 데이터 버스를 공유하며 여러 가지 기능 블럭들이 단일 칩으로 집적화되어 있는 시스템에서의 모든 동작을 동작클럭의 단일 에지에 동기시켜 수행할 수 있는 칩 내장형 버스 인터페이스 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 단일 칩으로 구성되어 있는 마이크로 컨트롤러에서 데이터 전송속도를 극대화시킬 수 있는 칩 내장형 버스 인터페이스 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 다수의 마스터 모듈들과 슬레이브 모듈들이 단일 칩내에서 단일 버스를 공유하도록 집적화되어 있는 시스템에서의 칩 내장형 버스를 인터페이스하기 위한 장치에 있어서,
버스 사용 요청신호 입력시 버스 사용 요청을 중재하여 한번에 하나의 모듈만이 상기 버스를 사용할 수 있도록 허가하는 버스 사용 허가신호를 발생하고, 슬레이브 응답신호의 상태레벨값에 따라 어드레스 디코딩 시작신호를 출력하는 중재기와,
접속되어 있는 마스터 모듈들과 상기 중재기 사이에서 상기 버스 사용 요청신호와 버스 사용 허가신호를 인터페이싱하고, 상기 버스 사용 요청신호와 버스 사용 허가신호 및 슬레이브 응답신호의 상태레벨값 조합에 따라 상기 버스를 인터페이싱하도록 동작상태가 천이되는 다수개의 마스터 인터페이스부와,
상기 어드레스 디코딩 시작신호 입력시에 어드레스 신호를 디코딩하여 슬레이브 선택신호를 발생하고, 상기 마스터 인터페이스부들중 어느 하나의 마스터 인터페이스부로부터 입력되는 마스터 명령신호에 따라 현재의 동작상태를 나타내는 슬레이브 응답신호를 발생하여 상기 슬레이브 선택신호와의 조합에 따라 상기 버스를 인터페이싱하도록 동작상태가 천이되는 다수개의 슬레이브 인터페이스부로 구성함을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명은 다수의 마스터 모듈들과 슬레이브 모듈들이 단일 칩내에서 단일 버스를 공유하도록 집적화되어 있는 시스템에서의 칩 내장형 버스를 인터페이스하기 위한 방법에 있어서,
상기 모듈들중 임의의 모듈로부터 버스 사용 요청이 있는 경우 버스 사용 요청신호를 활성화시켜 버스의 사용을 요청하는 버스 사용 요청과정과,
상기 버스 사용 요청신호에 응답하는 버스 사용 허가 신호 입력시에 슬레이브 인터페이스부를 지정하기 위한 어드레스신호와 데이터 전송형태를 지정하는 마스터 명령신호를 출력하고, 슬레이브 응답신호의 상태레벨값을 검색하여 활성화 상태의 어드레스 디코딩 시작신호를 출력하는 중재과정과,
상기 버스를 통해 어드레스 지정된 상기 슬레이브 인터페이스부와 데이터 전송하는 데이터 전송과정으로 이루어짐을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 동작을 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 칩 내장형 버스를 인터페이스하기 위한 장치의 블럭구성도를 도시한 것이다.
도 1을 참조하면, 본 발명의 실시예에 따른 칩 내장형 버스를 인터페이스하기 위한 장치는 크게 마스터 인터페이스부(Master Interface)(100)와, 슬레이브 인터페이스부(Slave Interface)(200), 중재기(300)로 구성된다. 도시하지는 않았지만 상기 마스터 인터페이스부(100)와 슬레이브 인터페이스부(200)는 복수개로 존재하며 각각의 인터페이스부(100,200)는 고유기능을 가지는 복수개의 모듈들과 접속되어진다.
상기 마스터 인터페이스부(100)는 프로세서(processor), 코프로세서(coprocessor), 다이렉트 메모리 액세스 제어기(Direct Memory Access Controller) 등과 같이 필요에 따라 데이터를 다른 기능 모듈로 전송하고 또 다른 기능 모듈에게 데이터를 요구할 수 있는 기능 모듈을 버스(110,120,130,150)에 인터페이스하는 역할을 담당한다. 슬레이브 인터페이스부(200)는 메모리 제어기, 외부 입출력 제어기 등과 같이 마스터로서 동작하는 기능 모듈의 요구에 따라 데이터를 입출력하도록 하는 기능 모듈들을 데이터 버스(110)에 인터페이스한다. 중재기(300)는 복수개의 마스터 인터페이스부(100)로부터 입력되는 버스 사용 요청을 중재하여 한번에 하나의 마스터 인터페이스부만이 버스를 사용할 수 있도록 중재역할을 수행한다.
한편 도 1에 도시된 데이터 버스 110을 통해서는 d비트의 폭을 갖는 데이터가 전송되며, 이러한 데이터 버스 110은 복수개의 마스터 인터페이스부와 슬레이브 인터페이스부 각각에 접속된다. 그리고 데이터 전송에 필요한 어드레스를 주고 받기 위한 a비트의 어드레스 신호(Maddr)는 어드레스 버스 120을 통해 전송되며, 전송되는 데이터의 크기와 전송형식을 결정하는 4비트 폭의 마스터 명령신호(Mcommand)는 버스 130을 통해서 전송된다. 슬레이브 인터페이스부(200)의 동작상태를 나타내는 3비트 폭의 슬레이브 응답신호(SResponse)는 버스 150을 통해 전송된다. 마스터 유지신호(MnHold)는 마스터 인터페이스부(100)에서 발생하며, 상기 마스터 유지신호(MnHold) 입력시 중재기(300)는 중재동작을 하지 않게 됨으로써 상기 마스터 인터페이스부(100)는 계속적으로 버스를 사용할 수 있게 된다. 어드레스 디코딩 시작신호(ADecodeStart)는 중재기(300)에서 발생하며 어드레스 디코딩 시작신호(ADecodeStart)입력에 응답하여 슬레이브 인터페이스부(200)는 어드레스 디코딩을 시작한다. 버스트(burst) 종료 신호(MTM:Master TerMination)는 마스터 인터페이스부(100)에서 발생하며 마스터 인터페이스부(100)에 의한 버스트동작의 종료를 나타낸다. 버스 사용 요청신호(AnReq)는 마스터 인터페이스부(100)가 중재기(300)에게 버스의 사용을 요청하는 신호를 나타낸 것으로 마스터 인터페이스부의 갯수에 해당하는 n비트 폭을 갖는다. 버스 사용 허가신호(AnAck)는 중재기(300)가 마스터 인터페이스부(100)에게 버스의 사용을 허가하는 신호를 나타낸 것으로 이 역시 마스터 인터페이스부의 갯수 n비트 폭을 갖는다.
이하 도 2 내지 도 4를 참조하여 마스터 인터페이스부(100)와 슬레이브 인터페이스부(200) 및 중재기(300) 각각의 동작상태를 상세히 설명하기로 한다.
도 2는 도 1중 마스터 인터페이스부(100)의 동작 상태 천이도를 도시한 것이며, 도 3은 도 1중 슬레이브 인터페이스부(200)의 동작 상태 천이도를, 도 4는 도 1중 중재기(300)의 동작 상태 천이도를 각각 도시한 것이다.
우선 도 2에서 SI(210)는 대기상태(State Idle)를 나타낸 것이고, SQ(220)는 버스 요청상태(State reQuest)를 나타낸 것이다. 그리고 SA(230)는 중재상태(State Arbitration)를, SD(240)는 전송완료상태(State transmission Done)를 나타낸 것이다. 만약 초기 대기상태(SI,210)에서 접속된 복수개의 마스터 모듈중 어느 하나로부터 "로우"레벨의 버스 사용 요청신호(AnReq)가 입력되면 마스터 인터페이스부(100)는 버스요청상태(SQ,220)로 천이하고 "로우"레벨의 상기 버스 사용 요청신호(AnReq)를 중재기(300)로 전송한다. 그리고 마스터 인터페이스부(100)는 버스요청상태(SQ,220)에서 버스 사용 허가신호(AnAck)가 "로우"레벨이고 슬레이브 응답신호(SResponse)가 "done"이면 중재상태(SA,230)로 천이하지만, 상기 버스 사용 허가신호(AnAck)가 "하이"레벨이거나 슬레이브 응답신호(SResponse)가 "done"이 아니면 버스요청상태(SQ,220)를 유지한다. 상기 슬레이브 응답신호(SResponse)의 "done"상태는 8가지의 논리조합중 어느 하나의 조합값으로 나타나며 요청한 데이터의 전송완료상태를 나타낸다. 그리고 상기 마스터 인터페이스부(100)는 버스요청상태(SQ,220)에서 상기 버스 사용 허가신호(AnAck)가 "로우"레벨 이기만 하면 어드레스 신호(Maddr)와 마스터 명령신호(Mcommand)를 드라이브한다. 상기 중재상태(SA,230)는 버스의 사용 요청을 한 마스터 인터페이스(100)가 버스의 사용허가를 받은 상태로써 어드레스 신호(Maddr)값과 마스터 명령신호(Mcommand)값이 슬레이브 인터페이스부(200)에 받아 들여졌음을 의미한다. 그리고 중재상태(SA,230)에서 슬레이브 응답신호(SResponse)가 "done"이 아니면 마스터 슬레이브(100)는 중재상태(SA,230)를 유지하고 "done"이면 전송완료상태(SD,240)로 천이한다. 전송완료상태(SD,240)는 데이터의 전송이 완료되었음을 의미하며, 만약 전송완료상태(SD,240)에서 새로운 버스 사용요청이 없으면 마스터 인터페이스부(100)는 대기상태(SI,210)로 되돌아가고, 버스 사용 허가신호(AnAck)가 "하이"레벨이고 버스 사용 요청신호(AnReq)가 "로우"레벨이면 다시 버스요청상태(SQ,220)로 되돌아간다. 반면 상기 버스 사용 허가신호(AnAck)가 "로우"레벨이고 버스 사용 요청신호(AnReq)가 "로우"레벨, 그리고 슬레이브 응답신호(SResponse)가 "done"이면 마스터 인터페이스부(100)는 다시 중재상태(SA,230)로 되돌아간다.
즉, 마스터 인터페이스부(100)는 상술한 바와 같이 버스 사용 요청신호(AnReq), 버스 사용 허가신호(AnAck) 및 슬레이브 응답신호(SResponse)의 레벨값들 조합에 따라 버스요청상태(SQ), 중재상태(SA), 전송완료상태(SD)등으로 천이되는 것이다.
이하 도 3을 참조하여 슬레이브 인터페이스부(200)의 동작 상태 천이과정을 설명하기로 한다.
우선 슬레이브 인터페이스부(200)는 중재기(300)로부터 어드레스 디코딩 시작신호(ADeodeStart)를 입력받으면 어드레스 신호(Maddrr)의 값을 디코딩하여 자신에게 해당하는 어드레스인지를 확인한후 슬레이브 선택신호(SEL)를 내부적으로 발생한다. 또한 슬레이브 인터페이스부(200)로부터 발생되는 슬레이브 응답신호(SResponse)는 마스터 명령신호(MCommand)의 값에 따라 현재 슬레이브 인터페이스부의 동작('done', 'WAIT', 'ready'등)상태에 해당하는 값을 갖게 된다. 도 3에서 SS(320)는 슬레이브 선택상태(State slave Select)를 나타낸 것이며, SW(330)는 전송대기상태(State Wait)를 나타낸 것이다. 만약 대기상태(SI,310)에서 슬레이브 선택신호(SEL)가 "하이"레벨이 되면 슬레이브 인터페이스부(200)는 슬레이브 선택상태(SS,320)로 천이한다. 만약 슬레이브 선택상태(SS,320)에서 슬레이브 응답신호(SResponse)가 "WAIT"이면 전송대기상태(SW,330)로 천이하는 반면, 슬레이브 응답신호(SResponse)가 "done"이고 슬레이브 선택신호(SEL)가 "하이"레벨이면 현재 상태를 유지한다. 그리고 슬레이브 응답신호(SResponse)가 "done"이고 슬레이브 선택신호(SEL)가 "로우"레벨이면 대기상태(SI,310)로 천이한다. 한편 전송대기상태(SW,330)에서 슬레이브 응답신호(SResponse)가 "done"이고 슬레이브 선택신호(SEL)가 "하이"레벨이면 슬레이브 인터페이스부(200)는 슬레이브 선택상태(SS,320)로 되돌아가는 반면, 슬레이브 응답신호(SResponse)가 "done"이고 슬레이브 선택신호(SEL)가 "로우"레벨이면 대기상태(SI,310)로 되돌아간다. 그리고 전송대기상태(SW,330)에서 슬레이브 응답신호(SResponse)의 값이 "WAIT"이면 현재 상태를 유지한다. 상기 슬레이브 응답신호(SResponse)의 "WAIT"상태는 8가지의 논리조합중 "done"상태를 제외한 어느 하나의 조합값으로 정의할 수 있다.
따라서 슬레이브 인터페이스부(200)는 어드레스 신호(Maddr)를 디코딩하여 얻어지는 슬레이브 선택신호(SEL)의 논리레벨값과 슬레이브 응답신호(SResponse)의 레벨값들 조합에 따라 슬레이브 선택상태(SS), 전송대기상태(SW)로 천이하게 되는 것이다.
이하 버스를 사용하고자 하는 여러 모듈들중 어느 하나의 모듈에게 버스 사용권을 부여하는 중재기(300)의 동작상태 천이과정을 도 4를 참조하여 설명하기로 한다.
우선 도 4에서 SA(420)는 도 2에서와 같이 중재상태를 나타낸 것이며, SH(430)는 중재대기상태(State arbitration Hold)를 나타낸 것이다. 대기상태(SI,410)에서 임의의 마스터 인터페이스부로부터 "로우"레벨의 버스 사용 요청신호(AnReq)가 입력되면 중재기(300)는 중재상태(SA,420)로 천이한다. 중재상태(SA,420)에서 중재기(300)는 버스 사용을 요청한 여러 마스터 인터페이스부중 우선순위의 동작상태를 보아 적당한 마스터 인터페이스부로 "로우"레벨의 버스 사용 허가신호(AnAck)를 전송하여 준다. 우선순위 부여는 다양한 실시예에 의하여 정의될 수 있으므로 하기 설명에서는 단순하게 미리 마스터 인터페이스부 각각에 우선순위가 부여되어 있는 것으로 가정한다. 한편 버스 사용허가를 받은 마스터 인터페이스부가 버스 사용을 유지하기 위해 마스터 유지신호(MnHold)를 "로우"레벨로 출력하면 그에 응답하여 중재기(300)는 중재대기상태(SH,430)로 천이함으로써 더 이상의 중재동작을 하지 못한다. 만약 중재대기상태(SH,430)에서 마스터 유지신호(MnHold)가 "하이"레벨로 입력되고 임의의 버스 사용 요청신호(AnReq)가 "로우"레벨로 입력되면 중재기(300)는 새로운 중재동작을 위해 중재상태(SA,420)로 되돌아간다. 그러나 만약 중재상태(SA,420)에서 마스터 유지신호(MnHold)가 "하이"레벨이고 버스 사용 요청신호(AnReq)가 "하이"레벨 및 슬레이브 응답신호(SResponse)가 "done"이면 대기상태(SI,410)로 되돌아가 대기상태(SI)를 유지한다. 한편 중재대기상태(SH,430)는 마스터 유지신호(MnHold)가 "로우"레벨인 동안 유지된다. 그러나 상기 마스터 유지신호(MnHold)가 "하이"레벨이고 버스 사용 요청신호(AnReq)가 "하이"레벨, 슬레이브 응답신호(SResponse)가 "done"이면 중재기(300)는 대기상태(SI,410)로 되돌아간다.
즉, 중재기(300)는 상술한 바와 같이 버스 사용 요청신호(AnReq)의 논리레벨값에 따라 버스 사용 허가신호(AnAck)를 발생하며, 마스터 유지신호(MnHold)의 레벨값에 따라 중재동작을 개시하고 상기 버스 사용 요청신호(AnReq)와 마스터 유지신호(MnHold) 및 슬레이브 응답신호(SResponse)의 레벨값들 조합에 따라 중재상태(SA), 중재대기상태(SH)로 천이한다.
한편 도 5는 본 발명의 실시예에 따른 칩 내장형 버스 인터페이싱에 의해 데이터가 전송되는 파이프 라인 예시도를 도시한 것이다. 도 5를 참조하면, 파이프라인의 제1단계인 REQ(REQuest)단계(510)는 버스 사용 요청단계를 나타낸 것이며, ARB(ARBitration)단계(520)는 중재단계를 나타낸 것이고, XFR(Transmission)단계(530)는 데이터 전송단계를 나타낸 것이다. 버스 사용 요청단계(REQ,510)에서는 임의의 마스터 인터페이스부(100)가 버스 사용 요청신호(AnReq)값을 "로우"레벨로 만들어 버스 사용을 중재기(300)로 요청하는 단계이다. 중재단계(ARB,520)에서는 버스 사용 요청을 받은 중재기(300)가 버스 사용 허가신호(AnAck)값을 "로우"레벨로 만들어 해당 마스터 인터페이스부에게 데이터 버스(110) 사용권을 주면, 해당 마스터 인터페이스부는 어드레스 신호(MAddr)에 상대 슬레이브 인터페이스부에 해당하는 어드레스를, 그리고 마스터 명령신호(MCommand)에는 해당 데이터 전송형태를 지정하는 값을 실어준다. 또한 중재기(300)는 슬레이브 응답신호(SResponse)의 값을 검색한후 검색결과에 따라 어드레스 디코딩 시작신호(ADecodeStart)를 해당 슬레이브 인터페이스부로 전송함으로써, 해당 슬레이브 인터페이스부는 어드레스를 디코딩하여 내부적으로 슬레이브 선택신호(SEL)를 발생한다. 그리고 데이터 전송단계(XFR, 530)에서는 해당 마스터 인터페이스부와 슬레이브 인터페이스부간에 데이터 버스(110)를 통한 데이터의 전송이 이루어진다. 이에 따라 데이터 전송0, 데이터 전송1, 데이터 전송2 각각은 상술한 바와 같은 3단계의 파이프 라인으로 동작하고, 이때의 파이프 라인 각 단계는 서로 중첩되게 된다.
도 6은 본 발명의 실시예에 따른 중재기(300)의 동작 파형도를 도시한 것으로, 상세하게는 두개의 마스터 인터페이스부(이를 하기 설명에서는 각각 M0와 M1으로 표기한다)로부터의 버스 사용 요청에 대한 중재기(300)의 중재 동작 파형을 도시한 것이다. 도 6에서 신호 AnReq0는 제1마스터 인터페이스부 M0로부터 출력되는 버스 사용 요청신호이고, AnReq1은 제2마스터 인터페이스부 M1으로부터 출력되는 버스 사용 요청신호이다. 그리고 신호 AnAck0는 상기 신호 AnReq0에 대한 버스 사용 허가신호를 나타낸 것이고, 신호 AnAck1은 상기 신호 AnReq1에 대한 버스 사용 허가신호를 나타낸 것이다. 또한 신호 SResponse는 현재 사용되고 있는 슬레이브 인터페이스부의 상태를 나타내는 슬레이브 응답신호를 나타낸 것이며, MAddr은 어드레스 신호를, 신호 ADecodeStart는 각 슬레이브 인터페이스부로 하여금 현재의 어드레스를 디코딩하도록 하는 어드레스 디코딩 시작신호를 각각 나타낸 것이다.
하기 설명에서는 제1마스터 인터페이스부 M0의 우선순위가 제2마스터 인터페이스부 M1의 우선순위 보다 높은 것으로 가정하기로 한다. 이러한 가정하에서 중재기(300)의 중재 동작을 설명하면, 우선 시간 T1에서 버스 사용 요청신호 AnReq0과 AnReq1이 동시에 "로우"레벨로 입력되었다면 슬레이브 응답신호 SResponse의 값이 "WAIT"이기 때문에 중재기(300)는 응답을 하지 않는다. 만약 시간 T2에서 슬레이브 응답신호 SResponse의 값이 "done"이 되면 중재기(300)는 두 마스터 인터페이스부 M0,M1의 버스 사용 요청에 대해 그 우선순위를 검색하여 시간 T3에서 AnAck0를 "로우"레벨로 만들어 제1마스터 인터페이스부 M0에 대해 버스 사용 허가를 한다. 그러면 제1마스터 인터페이스부 M0는 어드레스 신호 Maddr를 어드레스 버스(120)를 통해 전송한다. 이때 슬레이브 응답신호 SResponse의 값은 "WAIT"이기 때문에 해당 어드레스에 대한 디코딩을 하지 못하고, 신호 AnReq0, AnAck0 모두 현재의 값을 유지하게 된다. 시간 T4에서 슬레이브 응답신호 SResponse의 값이 비로소 "done"이 됨에 따라 중재기(300)는 어드레스 디코딩 시작신호 ADecodeStart를 "하이"레벨로 출력하여 각 슬레이브 인터페이스부로 하여금 어드레스에 대한 디코딩을 할 수 있도록 한다. 또한 제1마스터 인터페이스부 M0의 데이터 버스(110)의 점유가 확정됨에 따라 제1마스터 인터페이스부 M0는 버스 사용 요청신호 AnReq0를 "하이"레벨로 만들어 버스 사용 요청을 철회한다.
한편 중재기(300)는 시간 T5에서 제2마스터 인터페이스부 M1에 의한 버스 사용 요청에 대한 버스 사용 허가신호 AnAcK1을 "로우"레벨로 만들어 데이터 버스(110)의 사용을 허가하고, 제2마스터 인터페이스부 M1은 어드레스 신호 MAddr을 어드레스 버스(120)를 통해 전송한다. 시간 T5,T6 동안 슬레이브 응답신호 SResponse의 갓이 계속 "WAIT"이기 때문에 모든 상태는 그대로 유지되고, 시간 T7에서는 슬레이브 응답신호 SResponse의 값이 "done"이 됨에 따라 중재기(300)는 시간 T7에서 어드레스 디코딩 시작신호 ADecodeStart의 값을 "하이"레벨로 만들어 출력한다. 이에 각 슬레이브 인터페이스부는 어드레스에 대한 디코딩을 수행하고, 제2마스터 인터페이스부 M1은 버스 점유가 확정됨에 따라 버스 사용 요청신호 AnReq1을 "하이"레벨로 만들어서 버스 사용 요청을 철회한다.
따라서 제1마스터 인터페이스부 M0는 T1∼T2시간 동안 버스 사용 요청단계(REQ)를 수행하고, T3∼T4시간 동안 중재단계(ARB)를, T5∼T7시간 동안 데이터 전송단계(XFR)를 순차적으로 수행함으로서 제1데이터의 전송(전송0)이 이루어지고,
제2마스터 인터페이스부 M1은 T1∼T4시간 동안 버스 사용 요청단계(REQ)를 수행하고, T5∼T7시간 동안 중재단계(ARB)를, T8∼T10시간 동안 데이터 전송단계(XFR)를 순차적으로 수행하여 제2데이터의 전송(전송1)이 이루어진다. 그리고 상술한 바와 같은 버스 사용 요청단계(REQ), 중재단계(ARB), 데이터 전송단계(XFR) 모두는 동작클럭(혹은 메인클럭 MCLK)의 단일 에지에 동기되어 이루어진다.
한편 본 발명의 실시예에 따른 칩 내장형 버스를 인터페이스하기 위한 장치에서는 데이터 전송동작이 단일 전송, 순차 버스트 전송, 순환 버스트 전송, 홀드 전송 방식으로 이루어질 수 있다.
도 7은 본 발명의 실시예에 따른 단일 전송 동작시의 파형도를 도시한 것이다. 도 7을 참조하면, 시간 T1에서 제1마스터 인터페이스부로부터 "로우"레벨의 버스 사용 요청신호 AnReq0가 입력되어 버스 사용 요청이 있으면, 중재기(300)는 슬레이브 응답신호 SResponse의 값을 검색하여 "done"이면 시간 T2에서 버스 사용 허가신호 AnAck를 "로우"레벨로 만들어 버스 사용 허가를 한다. 그러면 제1마스터 인터페이스부는 상기 "로우"레벨의 버스 사용 허가신호 AnAck 입력에 응답하여 어드레스와 데이터 전송형태를 각각 신호 MAddr과 마스터 명령신호 Mcommand에 실어 주게 된다. 그리고 시간 T4에서 슬레이브 응답신호 SResponse의 값이 "done"이 됨에 따라 어드레스 디코딩 시작신호 ADecodeStart의 값이 "하이"레벨로 되고 해당 슬레이브 인터페이스부에서는 어드레스의 디코딩이 이루어지고, 이후의 시간 T5,T6,T7 동안에 데이터의 전송이 이루어지게 된다. 만약 쓰기 동작인 경우에는 예시한 제1마스터 인터페이스부가 해당 데이터를 시간 T5,T6,T7동안 계속 데이터 버스(110)에 실어주고, 읽기 동작인 경우에는 슬레이브 인터페이스부로부터의 리드 데이터가 시간 T7 동안 데이터 버스(110)에 실리게 된다. 이때 시간 T5,T6은 슬레이브 모듈의 지연시간을 나타낸다. 따라서 단일 전송 동작시에는 T1 시간동안 버스 사용 요청단계(REQ)가 수행되고, T2∼T4시간 동안 중재단계(ARB)가, T5∼T7시간 동안 데이터 전송단계(XFR)가 순차적으로 수행되며, 상술한 단일 전송 동작시의 모든 단계들 역시 동작클럭(MCLK)의 단일 에지에 동기되어 이루어진다.
한편 순환 버스트 전송 동작은 캐시 라인 필(cache line fill)과 같은 데이터 전송을 위하여 마스터 인터페이스부가 초기화한 어드레스에 대해 슬레이브 인터페이스부가 캐시 라인의 크기 만큼의 범위를 두고 어드레스를 변화시키며 수행된다. 순한 버스트 전송 동작에 의한 전송 데이터의 크기는 4워드(word)와 8워드로 제한한다. 도 8은 본 발명의 실시예에 따른 순환 버스트 전송 동작시의 파형도를 도시한 것으로, 상세하게는 4워드 데이터에 대한 순환 버스트 전송 동작시의 파형도를 도시한 것이다. 시간 T1에서의 버스 사용 요청에 대해 시간 T2에서 버스 사용허가가 되면 시간 T3에서 슬레이브 지연시간 만큼 기다린 다음에 T4,T5,T6,T7의 4사이클 동안 각 사이클 마다 1워드씩 연속적으로 데이터 전송이 이루어진다.
따라서 도 8에 도시된 순환 버스트 전송 동작에서는 T1 시간동안 버스 사용 요청단계(REQ)가 수행되고, T2시간 동안 중재단계(ARB)가, T3∼T7시간 동안에 데이터 전송단계(XFR)가 순차적으로 수행되며, 이러한 단계들 역시 동작클럭(MCLK)의 단일 에지에 동기되어 이루어진다.
한편 순차 버스트 전송 동작은 마스터 인터페이스부가 초기화한 어드레스를 시작으로 슬레이브 인터페이스부가 어드레스를 전송 데이터의 크기 만큼씩 증가시키면서 수행된다. 도 9는 본 발명의 실시예에 따른 순차 버스트 전송 동작 파형도를 도시한 것으로, 상세하게는 5워드의 데이터에 대한 순차 버스트 전송 동작시의 파형도를 나타낸 것이다. 신호 MTM은 마스터 인터페이스부에서 현재 수행되는 버스트 전송 동작의 종료를 알리는 신호이다. 도 9를 참조하면, 시간 T1에서의 버스 사용 요청에 대해 시간 T2에서 버스 사용허가가 이루어지면 시간 T3에서 신호 MTM의 값은 "로우"레벨로 되고, 슬레이브 지연시간 만큼 기다린 다음에 시간 T4,T5,T6,T7,T8의 5사이클 동안 각 사이클 마다 1워드씩 연속적으로 데이터 전송이 이루어진다. 그런데 버스트 전송이 완료되기 2사이클 전인 T7에서 신호 MTM의 값은 "하이"레벨로 되어 슬레이브 인터페이스부로 하여금 2사이클 뒤에 버스트 전송이 완료되도록 한다.
따라서 도 9에 도시된 순차 버스트 전송 동작에서는 T1 시간동안 버스 사용 요청단계(REQ)가 수행되고, T2시간 동안 중재단계(ARB)가, T3∼T8시간 동안에 데이터 전송단계(XFR)가 순차적으로 수행될 수 있게 되는 것이다.
홀드 전송 동작은 마스터 모듈간에 서로 공유하면서 읽기 또는 쓰기 동작을 하여야 하는 시스템의 레지스터 등에 대해서 그 레지스터의 값을 읽고, 그 값을 수정하여 다시 써야 하는 경우에 유용한 동작이다. 이러한 홀드 전송 동작은 마스터 인터페이스부로부터 발생되는 마스터 유지신호 MnHold에 의해서 제어된다. 도 10은 본 발명의 실시예에 따른 홀드 전송 동작시의 파형도를 도시한 것이다. 도 10을 참조하면, 시간 T1에서 버스 사용 허가를 받은 마스터 인터페이스부가 마스터 유지신호 MnHold를 "로우"레벨로 만들어 줌으로서 홀드 전송 동작을 하기 시작한다. 이때 중재기(300)는 더이상의 중재 동작을 수행하지 않음으로써 다른 마스터 인터페이스부로부터의 버스 사용 요청에 응답하지 않는다. 상기 마스터 유지신호 MnHold의 값은 쓰기 동작에 해당하는 어드레스를 디코딩하는 시간 T7에서 "하이"레벨로 되어 홀드 전송 동작을 마치게 된다.
따라서 도 10에 도시된 홀드 전송 동작에서는 T0 시간동안 버스 사용 요청단계(REQ)가 수행되고, T1∼T2시간 동안 중재단계(ARB)가, T3∼T10시간 동안에는 데이터 전송단계(XFR)가 순차적으로 수행되며, 홀드 전송 동작의 각 단계들 역시 동작클럭(MCLK)의 단일 에지에 동기되어 수행된다.
따라서 본 발명의 실시예에 따른 칩 내장형 버스를 인터페이스하기 위한 장치에서는 어드레스 디코딩과 버스 사용권 이전등을 위한 추가 사이클이 필요 없게 되는 것이다.
상술한 바와 같이 본 발명은 데이터 버스를 공유하며 여러 가지 기능 블럭들이 단일 칩으로 집적화되어 있는 시스템에서의 모든 동작을 동작클럭의 단일 에지에 동기시켜 수행함으로써, 어드레스 디코딩 혹은 버스 사용권 이전시 요구되는 별도의 추가 사이클 삭제로 인해 결과적으로 시스템의 데이터 전송 및 처리속도를 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 칩 내장형 버스를 인터페이스하기 위한 장치의 블럭구성도.
도 2는 도 1중 마스터 인터페이스부(100)의 동작 상태 천이도.
도 3은 도 1중 슬레이브 인터페이스부(200)의 동작 상태 천이도.
도 4는 도 1중 중재기(300)의 동작 상태 천이도.
도 5는 본 발명의 실시예에 따른 칩 내장형 버스 인터페이싱에 의해 데이터가 전송되는 파이프 라인 예시도.
도 6은 본 발명의 실시예에 따른 중재기(300)의 동작 파형도.
도 7은 본 발명의 실시예에 따른 단일 전송 동작시의 파형도.
도 8은 본 발명의 실시예에 따른 순환 버스트 전송 동작시의 파형도.
도 9는 본 발명의 실시예에 따른 순차 버스트 전송 동작시의 파형도.
도 10은 본 발명의 실시예에 따른 홀드 전송 동작시의 파형도.

Claims (17)

  1. 다수의 마스터 모듈들과 슬레이브 모듈들이 단일 칩내에서 단일 버스를 공유하도록 집적화되어 있는 시스템에서의 칩 내장형 버스를 인터페이스하기 위한 장치에 있어서,
    버스 사용 요청신호 입력시 버스 사용 요청을 중재하여 한번에 하나의 모듈만이 상기 버스를 사용할 수 있도록 허가하는 버스 사용 허가신호를 발생하고, 슬레이브 응답신호의 상태레벨값에 따라 어드레스 디코딩 시작신호를 출력하는 중재기와,
    접속되어 있는 마스터 모듈들과 상기 중재기 사이에서 상기 버스 사용 요청신호와 버스 사용 허가신호를 인터페이싱하고, 상기 버스 사용 요청신호와 버스 사용 허가신호 및 슬레이브 응답신호의 상태레벨값 조합에 따라 상기 버스를 인터페이싱하도록 동작상태가 천이되는 다수개의 마스터 인터페이스부와,
    상기 어드레스 디코딩 시작신호 입력시에 어드레스 신호를 디코딩하여 슬레이브 선택신호를 발생하고, 상기 마스터 인터페이스부들중 어느 하나의 마스터 인터페이스부로부터 입력되는 마스터 명령신호에 따라 현재의 동작상태를 나타내는 슬레이브 응답신호를 발생하여 상기 슬레이브 선택신호와의 조합에 따라 상기 버스를 인터페이싱하도록 동작상태가 천이되는 다수개의 슬레이브 인터페이스부로 구성함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  2. 제1항에 있어서, 상기 다수개의 마스터 인터페이스부 각각은;
    상기 중재기로부터 버스 사용 허가신호 입력시에 상기 버스 사용을 유지하기 위한 활성화상태의 마스터 유지신호를 상기 중재기로 출력함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  3. 제2항에 있어서, 상기 중재기는 활성화상태의 마스터 유지신호가 입력될 경우 중재대기상태로 천이함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  4. 제1항에 있어서, 상기 다수개의 마스터 인터페이스부 각각은 버스트 동작의 종료시에 활성화상태의 버스트 종료 신호를 발생하여 상기 슬레이브 인터페이스부들로 출력함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 다수개의 마스터 인터페이스부와 다수개의 슬레이브 인터페이스부 및 중재기 각각은 상기 시스템 동작클럭의 단일 에지에 동기되어 동작함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  6. 다수의 마스터 모듈들과 슬레이브 모듈들이 단일 칩내에서 단일 버스를 공유하도록 집적화되어 있는 마이크로 컨트롤러에서의 칩 내장형 버스를 인터페이스하기 위한 장치에 있어서,
    슬레이브 응답신호의 상태레벨값에 따라 어드레스 디코딩 시작신호를 출력하며, 버스 사용 요청신호 입력시 중재상태로 천이하여 한번에 하나의 모듈만이 상기 버스를 사용할 수 있도록 허가하는 버스 사용 허가신호를 발생하는 중재기와,
    접속되어 있는 마스터 모듈들과 상기 중재기 사이에서 상기 버스 사용 요청신호와 버스 사용 허가신호를 인터페이싱하고, 상기 버스 사용 요청신호와 버스 사용 허가신호 및 슬레이브 응답신호의 상태레벨값 조합에 따라 상기 버스를 인터페이싱하도록 동작상태가 천이되는 다수개의 마스터 인터페이스부와,
    상기 중재기로부터 어드레스 디코딩 시작신호 입력시에 어드레스 신호를 디코딩하여 활성화 상태의 슬레이브 선택신호를 발생하고, 상기 마스터 인터페이스부들중 어느 하나의 마스터 인터페이스부로부터 입력되는 마스터 명령신호에 따라 현재의 동작상태를 나타내는 슬레이브 응답신호를 발생하여 상기 슬레이브 선택신호와의 조합에 따라 상기 버스를 인터페이싱하도록 동작상태가 천이되는 다수개의 슬레이브 인터페이스부로 구성함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  7. 제6항에 있어서, 상기 다수의 마스터 인터페이스부 각각은;
    접속된 임의의 마스터 모듈로부터 버스 사용 요청신호 입력시 대기상태에서 버스요청상태로 천이하고, 버스요청상태에서 입력되는 버스 사용 허가신호가 활성화상태이고 슬레이브 응답신호가 데이터 전송완료상태를 지시하는 값이면 중재상태로 천이하고, 중재상태에서 상기 버스 사용 허가신호가 비활성상태로 천이되면 전송완료상태로 천이하며, 상기 전송완료상태에서 상기 버스 사용 허가신호 및 버스 사용 요청신호가 각각 활성화 상태이고 상기 슬레이브 응답신호가 데이터 전송완료상태를 지시하면 다시 중재상태로 천이함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  8. 제6항에 있어서, 상기 다수의 슬레이브 인터페이스부 각각은;
    상기 슬레이브 선택신호가 활성화 되면 대기상태에서 슬레이브 선택상태로 천이하고, 상기 슬레이브 선택상태에서 상기 슬레이브 응답신호가 전송대기를 지시하는 값이면 전송대기상태로 천이하고, 상기 슬레이브 선택상태 및 전송대기상태에서 상기 슬레이브 응답신호와 슬레이브 선택신호 각각이 데이터 전송완료상태와 비활성상태로 천이되면 대기상태로 천이함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  9. 제6항에 있어서, 상기 중재기는 활성화상태의 마스터 유지신호가 입력되는 동안 중재대기상태를 유지함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  10. 제6항에 있어서, 상기 다수의 슬레이브 인터페이스부와 슬레이브 인터페이스부 및 중재기 각각은 상기 시스템 동작클럭의 단일 에지에 동기되어 동작함을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 장치.
  11. 다수의 마스터 모듈들과 슬레이브 모듈들이 단일 칩내에서 단일 버스를 공유하도록 집적화되어 있는 시스템에서의 칩 내장형 버스를 인터페이스하기 위한 방법에 있어서,
    상기 모듈들중 임의의 모듈로부터 버스 사용 요청이 있는 경우 버스 사용 요청신호를 활성화시켜 버스의 사용을 요청하는 버스 사용 요청과정과,
    상기 버스 사용 요청신호에 응답하는 버스 사용 허가 신호 입력시에 슬레이브 인터페이스부를 지정하기 위한 어드레스신호와 데이터 전송형태를 지정하는 마스터 명령신호를 출력하고, 슬레이브 응답신호의 상태레벨값을 검색하여 활성화 상태의 어드레스 디코딩 시작신호를 출력하는 중재과정과,
    상기 버스를 통해 어드레스 지정된 상기 슬레이브 인터페이스부와 데이터 전송하는 데이터 전송과정으로 이루어짐을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 방법
  12. 제11항에 있어서, 상기 버스 사용 요청과정과 중재과정 및 데이터 전송과정은 하나의 파이프 라인으로 동작하면서 각 파이프 라인은 중첩 수행됨을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 방법.
  13. 제11항에 있어서, 상기 데이터 전송과정은;
    단일 크기의 데이터를 전송하는 단일 데이터 전송과정임을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 방법.
  14. 제11항에 있어서, 상기 데이터 전송과정은;
    상기 지정된 어드레스에 대해 상기 슬레이브 인터페이스부가 캐시 라인 크기 만큼의 범위를 두고 어드레스 변환시키면서 데이터를 전송하는 순환 버스트 데이터 전송과정임을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 방법.
  15. 제11항에 있어서, 상기 데이터 전송과정은;
    상기 지정된 어드레스를 시작으로 상기 슬레이브 인터페이스부가 어드레스를 전송 데이터의 크기 만큼 증가시키면서 데이터의 전송의 수행하는 순차 버스트 데이터 전송과정임을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 방법.
  16. 제11항에 있어서, 상기 데이터 전송과정은;
    상기 버스 사용 허가신호 입력시에 버스 사용을 유지하기 위한 신호를 비활성상태로 만들어 데이터를 홀드 전송하는 데이터 홀드 전송과정임을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 방법.
  17. 제11항 내지 제16항중 어느 한 항에 있어서, 상기 버스 사용 요청과정과 중재과정 및 데이터 전송과정 각각은 상기 시스템 동작클럭의 단일 에지에 동기되어 수행됨을 특징으로 하는 칩 내장형 버스를 인터페이스하기 위한 방법.
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