KR101910619B1 - 시스템 칩 설계를 위한 효율적인 온칩버스 구조 - Google Patents

Abstract

본 발명은 SoC(system on chip)의 버스구조에 관한 것으로서, 보다 상세하게는, 기존의 AMBA AHB의 방식이 아닌 하나의 버스에 두개의 채널을 구성하여 모든 마스터와 슬레이브가 시분할로 공유할 수 있는 버스구조를 통해 데이터 전송효율을 높인 시스템 칩 설계를 위한 효율적인 온칩 버스의 구조에 관한 것이다.
본 발명 온칩버스 구조는, 하나의 버스에 데이터가 동시에 전송될 수 있는 두개의 채널을 구성하여 다수의 마스터와 슬레이브가 공유하여 이용할 수 있도록 구성하고, TDMA 방식을 사용하여 아비터는 마스터가 선택한 슬레이브에 따라 마스터의 접근을 허용하도록 함으로써 기존의 방식처럼 복잡한 하드구조나 고비용을 들이지 않고도 전송효율을 크게 높일 수 있는 효과가 있다.

Description

시스템 칩 설계를 위한 효율적인 온칩버스 구조{Efficient On-chip Bus Architecture for SoC}

본 발명은 SoC(system on chip)의 버스구조에 관한 것으로서, 보다 상세하게는, 기존의 AMBA AHB의 방식이 아닌 하나의 버스에 두개의 채널을 구성하여 모든 마스터와 슬레이브가 시분할로 공유할 수 있는 버스구조를 통해 데이터 전송효율을 높인 시스템 칩 설계를 위한 효율적인 온칩 버스의 구조에 관한 것이다.

공정기술과 EDA 툴의 발전에 따라서, 하나의 실리콘다이(die) 에서 보다 많은 IP블록의 통합이 기술적으로 가능하게 되었다.

이런 기술의 발달로 멀티미디어와 통신 등 연산 작업량이 많은 곳에서 필요로 하는 병렬 처리 연산이 요구되고 있다.

다중 프로세서 SoC(System-on-Chip)에서는 데이터 통신과정에서 병목현상이 발생하며, 공유 통신 자원에 대한 접근을 동시에 요청할 때 시스템의 성능 저하를 막을 수 있는 효율적인 방법이 필요하게 된다.

현재 세계 시장의 70% 이상을 차지하는 ARM사의 AMBA AHB는 기존 타 버스에 비해 훨씬 간단한 프로토콜을 가지기 때문에 소규모 SoC에서는 비교적 쉽게 사용할 수 가 있었다.

이에 따라, 많은 IP 벤더들이 AHB 호환 IP를 개발하여 SoC 시장에서 AHB는 온칩 버스의 대표를 굳혀왔으나, 이처럼 간단한 버스 프로토콜은 SoC 규모가 방대해지면서 그 효율성의 한계를 드러내고 있다.

도 1은 종래의 single shared bus 방식의 온칩버스 구조를 나타내고 있다.

도시된 바처럼, 마스터와 슬레이브간의 통신은 하나의 버스를 공유하여 한번에 하나의 작업만이 행해지는 구조이다. 즉, 한번에 하나의 마스터만이 전체 버스를 사용할 수 있게 되는 구조이다.

마스터와 슬레이브 사이에 전용채널을 와이어를 사용하여 개별적으로 구축하면서 양방향 통신 버스를 사용할 수 있게 된다. 마스터는 통신을 제어하는 장치이며, 통상적으로 마이크로컨트롤러나 FPGA이다. 그리고 슬레이브는 마스터가 제어하는 장치이며, 통상적으로 소형 IC이다.

이러한 single shared bus 방식의 topology에서는 모든 모듈들이 하나의 버스를 공유해서 통신하기 때문에, 마스터와 슬레이브간에 한번에 하나의 작업(transaction)만이 실행이 가능하기 때문에 통신효율이 떨어지게 된다.

또한, 버스 대역폭이 제한되어 있기 때문에, 새로운 마스터나 슬레이브가 추가되면 사용가능한 버스 대역폭은 줄어들기 쉽고, 또한, 대역폭의 병목 등의 이유로 하나의 버스에서 사용될 수 있는 마스터의 수를 제한하게 되는 문제점이 있다.

도 2는 종래의 crossbar bus 구조의 온칩버스 구조를 나타내고 있다.

도시된 바처럼, 마스터와 슬레이브간의 통신은 하나의 버스를 공유하면서도 한번에 다수의 작업만이 행해지는 구조이다.

이를 위해서, 하나의 버스에 다수의 마스터와 다수의 슬레이브 각각을 연결하는 전용채널을 와이어로 구축하고 있다.

버스상의 모든 슬레이브는 다른 장치와 충돌을 일으키지 않는 고유의 어드레스를 갖고 있어야 한다. 마스터는 어드레스를 사용해서 어느 한 슬레이브로 명령을 지정한다. 그러므로 시스템이 적절하게 동작하기 위해서는 모든 슬레이브가 고유의 어드레스를 갖고 있어야 한다.

이러한 구조에서는 버스의 대역폭은 더 커지게 되며, 전용채널의 복잡화로 인해 구축시에 더 많은 하드웨어와 비용증가를 초래하며, 와이어간 간섭 등의 문제로 지연, 오류발생 및 전력소모도 증가하는 단점이 있다.

또한, 다수의 마스터와 슬레이브간의 통신에서 버스(bus)의 공유를 위해서 일반적으로 멀티플렉스(multiplexer) 기반의 구조를 갖고 있다. 이 구조의 특징은 여러 슬레이브에 신호를 전달하기 위해 브로드캐스팅 방법을 사용하는 것인데, 필요 이상의 슬레이브에 브로드 캐스팅을 하기 때문에, 이때 구동해야 하는 capacitance의 증가로 추가적인 에너지소모가 발생하는 문제점이 있다.

상기의 문제점을 해결하기 위하여, 본 발명은

또한, 다수의 마스터와 슬레이브간의 통신에서 필요 이상의 슬레이브에 브로드 캐스팅에 따른 에너지소모를 개선할 수 있는 구성을 갖는 온칩버스의 구조를 제시하는 것을 목적으로 한다.

상기의 목적을 달성하기 위하여, 본 발명은 시스템 칩 설계를 위한 온칩버스 구조에 있어서, 다수의 마스터와 다수의 슬레이브간의 데이터 전송을 위한 버스에 공유가능한 두개의 채널이 구성되며, 상기 각각의 채널은 상기 다수의 마스터와 다수의 슬레이브간의 트랜잭션에 대해 모두 공유 가능하며, 아비터에 의해 채널이 라우팅되며, 동시에 각 채널이 트랜잭션이 가능하도록 구성된 것을 특징으로 하는 시스템 칩 설계를 위한 온칩버스 구조를 제시한다.

상기 아비터는 TDMA 방식의 스킴(scheme)을 사용하여, 다수의 트랜잭션의 요구가 있는 경우에 각 채널에 시간을 분할하여 트랜잭션을 할당하도록 구성된다.

또한, 상기의 목적을 달성하기 위하여, 본 발명은 시스템 칩 설계를 위한 온칩버스 구조에 있어서, 다수의 마스터와 다수의 슬레이브간의 데이터 전송을 위하여 공유가능한 두개의 채널이 구성된 버스; 상기 버스의 통신을 제어하는 중재자 역할을 하며, 마스터로부터 버스 사용요청이 들어오면, 이에 적당한 승인신호를 보내주고 상기 버스에 구성되는 채널 중에 사용가능한 채널에 트랜잭션을 할당하는 아비터; 상기 마스터로부터의 주소정보와 제어정보 및 데이터를 전달받는 멀티플렉서; 상기 멀티플렉서에서 마스터로부터의 주소정보와 제어정보 및 데이터를 전달받아 상기 아비터로부터 지정된 채널을 통해 해당슬레이브로 전달하는 라우터; 상기 라우터가 상기 마스터의 상기 주소값과 제어정보 및 데이터를 해당슬레이브로 전달할 수 있도록, 상기 멀티플렉서로부터 해당 마스터의 주소정보를 받아서 디코딩하여 상기 라우터로 해당 슬레이브의 주소정보를 전송하는 디코더;를 포함하여 구성된 것을 특징으로 하는 시스템 칩 설계를 위한 온칩버스 구조를 제시한다.

상기 라우터는 상기 마스터와 트랜잭션이 관련된 해당 슬레이브로만 상기 주소값과 제어정보 및 데이터를 전달받도록 경로가 구성된다.

본 발명인 시스템 칩 설계를 위한 효율적인 온칩버스 구조에 의해 다음과 같은 효과를 달성할 수 있다.

첫번째로, 본 발명 온칩버스 구조는, 하나의 버스에 데이터가 동시에 전송될 수 있는 두개의 채널을 구성하여 다수의 마스터와 슬레이브가 공유하여 이용할 수 있도록 구성하고, TDMA 방식을 사용하여 아비터는 마스터가 선택한 슬레이브에 따라 마스터의 접근을 허용하도록 함으로써 기존의 방식처럼 복잡한 하드구조나 고비용을 들이지 않고도 전송효율을 크게 높일 수 있는 효과가 있다.

두번째로, 종래의 ARM사의 AMBA AHB사의 crossbar 구조에서 마스터와 슬레이브 증가에 따른 버스의 대역폭은 더 커지게 되며, 슬레이브와 마스터간 개별적으로 구축된 전용채널의 복잡화로 인해 구축시에 더 많은 하드웨어와 비용증가를 초래하며, 와이어간 간섭 등의 문제로 지연, 오류발생 및 전력소모도 증가하는 단점을 개선할 수 있는 효과가 있다.

세번째로, 다수의 마스터와 슬레이브간의 통신에서 버스(bus)의 공유를 위해서 일반적으로 멀티플렉스(multiplexer) 기반의 구조를 유지하면서도, 종래의 방식처럼 여러 슬레이브에 신호를 전달하기 위해 브로드캐스팅 방법을 사용시에 필요 이상의 슬레이브에 브로드 캐스팅을 하기 때문에, 이때 구동해야 하는 capacitance의 증가로 추가적인 에너지소모를 발생시켰던 문제점을 라우터를 이용해서 해당슬레이브로만 정보를 전달하도록 함으로써 이를 개선한 효과가 있다.

네번째로, 본 발명의 버스에 구성된 각 채널은 읽기 및 쓰기 트랜잭션을 동시에 수행할 수 있는 전이중방식의 버스로서 내장되어, 종래의 ARM사의 AMBA AHB사의 구조에서 한번에 하나의 읽기 또는 쓰기 트랜잭션만을 수행했던 방식을 개선한 효과가 있다.

도 1은 종래의 single shared bus 방식의 온칩버스 구조를 나타내고 있다.
도 2는 종래의 crossbar bus 구조의 온칩버스 구조를 나타내고 있다.
도 3은 본 발명에 의한 온칩버스 구조의 개념을 나타내는 도면이다.
도 4는 본 발명에 의한 온칩버스의 구조에 따른 구성상태도이다.
도 5는 본 발명에 의한 온칩버스 구조에 의한 실시예로서 시분할(TDMA)방식을 보여주는 도면이다.
도 6 내지 도 10은 본 발명에 의한 온칩버스 구조에 의한 실시예를 종래의 AHB사의 온칩버스 구조와 비교하여 테스트한 도면이다.

이하 본 발명인 시스템 칩 설계를 위한 효율적인 온칩버스 구조에 대해 첨부된 도면을 참조하여 자세하게 설명한다.

도 3은 본 발명에 의한 온칩버스 구조의 개념을 나타내는 도면이며, 도 4는 본 발명에 의한 온칩버스의 구조에 따른 구성상태도이다.

도시된 바를 참조하면, 본 발명의 시스템 칩 설계를 위한 온칩버스 구조에는 다수의 마스터(M1, M2)와 다수의 슬레이브(S1, S2, S3)간의 데이터 전송을 위한 버스에 공유가능한 두개의 채널이 내장되어 구성된다.

상기 버스에 구성된 각 채널은 읽기 및 쓰기 트랜잭션을 동시에 수행할 수 있는 전이중방식의 버스(a full-duplex bus)로서 내장되어, 종래의 ARM사의 AMBA AHB사의 구조에서 한번에 하나의 읽기 또는 쓰기 트랜잭션만을 수행했던 방식을 개선한 효과가 있다.

상기 각각의 채널은 상기 다수의 마스터와 다수의 슬레이브간의 트랜잭션에 대해 모두 공유 가능하며, 아비터(Arbiter)에 의해 채널이 라우팅되며, 동시에 각 채널이 트랜잭션이 가능하도록 구성된다.

즉, 본 발명의 버스 구조에서는 밴드폭을 크게 하지 않더라도 하나의 버스에 두채널을 모든 슬레이브와 마스터가 트랜젝션을 공유할 수 있도록 하여, 저렴한 비용으로 별도의 하드웨어의 추가 없이 구축할 수가 있게 된다.

이를 통해, 종래의 crossbar 구조에서 다수의 마스터와 슬레이브간에 개별적으로 와이어 라인을 이용해 전용채널로 구축하는 방식에서 마스터나 슬레이브를 추가하는 경우에 발생했던, 버스의 대역폭의 증가, 전용채널의 복잡화로 인해 구축시에 더 많은 하드웨어와 비용증가, 와이어간 간섭 등의 문제로 지연, 오류발생 및 전력소모도 증가하는 단점들을 개선하게 된다.

또한, 상기 아비터는 TDMA 방식의 스킴(scheme)을 사용하여, 다수의 트랜잭션의 요구가 있는 경우에 각 채널에 시간을 분할하여 트랜잭션을 할당하도록 구성된다.

다수의 마스터와 다수의 슬레이브간의 데이터 전송을 위하여 공유가능한 두개의 채널이 구성된 버스가 구성되는 본 발명의 온칩버스 구조에서 통신을 위한 구성을 보면 다음과 같다.

도 4를 참조하면, 도시된 아비터(200)는 다수의 마스터(100)와 슬레이브(300)간에 버스의 통신을 제어하는 중재자 역할을 하며, 다수의 마스터중에 어느 하나의 마스터로부터 버스 사용요청이 들어오면, 이에 적당한 승인신호를 보내주고 상기 버스에 구성되는 채널 중에 사용가능한 채널에 트랜잭션을 할당하게 된다.

멀티플렉서(400)는 아비터로부터 승인신호를 전송받은 마스터(100)에서 주소정보와 제어정보 및 데이터를 전달받게 된다.

도시된 바는 마스터가 쓰기 신호를 어느 특정 슬레이브로 명령하는 신호를 전송하는 트랜잭션을 나타내고 있다.

도시된 라우터(500)는 멀티플렉서(400)로부터 수신된 상기 마스터(100)의 상기 주소값과 제어정보 및 데이터를 전달받아 상기 아비터로부터 지정된 채널을 통해 해당 슬레이브, 다시 말해 마스터가 지정한 슬레이브(200)의 주소로 전달하는 역할을 하게 된다.

이에, 상기 라우터(500)가 상기 마스터의 상기 주소값과 제어정보 및 데이터를 해당슬레이브로 전달할 수 있도록, 상기 멀티플렉서로부터 해당 마스터의 주소정보를 받아서 디코딩하여 상기 라우터로 해당 슬레이브의 주소정보를 전송하는 디코더(600)가 구성된다.

본 발명의 특징중의 하나는, 상기 라우터(500)는 상기 마스터와 트랜잭션이 관련된 해당 슬레이브로만 상기 주소값과 제어정보 및 데이터를 전달받도록 라우팅 경로가 구성된다는 점이다.

종래의 방식에서 다수의 마스터와 슬레이브간의 통신에서 버스(bus)의 공유를 위해서 일반적으로 멀티플렉스(multiplexer) 기반의 구조를 구성할 때, 여러 슬레이브에 신호를 전달하기 위해 브로드캐스팅 방법을 사용하는 경우에 필요 이상의 슬레이브에 브로드 캐스팅을 하게되면서 구동해야 하는 capacitance의 증가로 추가적인 에너지소모를 발생시켰던 문제점이 있다.

이를 개선하기 위해, 브로드캐스팅 방식이 아닌 라우터에 구조된 경로를 통해 모든 슬레이브가 아닌 마스터가 접근하기를 원하는 관련된 해당 슬레이브로만 상기 주소값과 제어정보 및 데이터를 전달받도록 하는 라우팅 방식을 통하여, 종래의 브로드캐스팅방법에서 발생되었던 에너지소모를 방지하게 된다.

도 5는 본 발명에 의한 온칩버스 구조에 의한 실시예로서 시분할(TDMA)방식을 보여주는 도면이다.

도시된 바는, 3개의 마스터가 버스사용을 요청했을때, 아비터가 시분할방식으로 2개의 채널을 할당하는 방식을 보여주고 있다.

왼쪽 상단의 박스에 표시된 숫자 111은 세개의 마스터(1,2,3)가 버스사용을 아비터에 요청하는 것을 보여주고 있고, 그 중 먼저 요청한 두개의 마스터(1,2)가 채널1과 채널2를 승인받게 된다.

두개의 마스터(1,2)에 의한 트랜잭션이 끝나면, 사용하던 채널을 다시 반납하게 되며, 오른쪽 상단의 박스에 표시된 100은 두개의 마스터의 작업은 종료되고, 하나의 마스터만이 요청이 아직 남았음을 보여주고 있다.

다음으로 세번째 마스터(3)가 채널1을 승인받게 되고, 채널2는 free상태로 남게 됨을 나타내는 도면이다.

도 6 내지 도 10은 본 발명에 의한 온칩버스 구조에 의한 실시예를 종래의 AHB사의 온칩버스 구조와 비교하여 테스트한 도면이다.

도시된 바를 참조하여, 본 발명의 버스구조에 대한 자세한 작동에 대해서 설명하기로 한다.

세번의 테스트는 3개의 마스터와 3개의 슬레이브를 구성하여 종래구성과 본발명의 구성에 대해 각각 테스트하였으며, 테스트시에 공유버스는 버스의 대역폭을 넓히기 위해 burst transfer 개념을 사용했는데, burst transfer는 한번의 address 단계후에 연속적인 데이터를 전송하는 방식으로 데이터 전송효율을 높일수 있는 방식이다.

도 6은 첫번째 테스트로서, 마스터1은 슬레이브3에 256 bytes 쓰기 트랜잭션을 한후에 다시 읽기 트랜잭션을 수행하는 것을 나타내고 있다.

도 7은 두번째 테스트로서, 마스터2는 슬레이브1에 256 bytes 쓰기 트랜잭션을 하면서 동시에 마스터3가 슬레이브 2에 256 bytes 읽기 트랜잭션을 각각 수행하고 있는 것을 나타내고 있다.

도 8은 세번째 테스트로서, 마스터1은 슬레이브1에 256 bytes 쓰기 트랜잭션을 하고, 또한 순차적으로 마스터2와 마스터3가 슬레이브 2에 256 bytes 쓰기 및 읽기 트랜잭션을 각각 순차적으로 수행하고 있는 것을 나타내고 있다.

도 10은 본발명에 의한 버스구조와 종래의 버스구조의 테스트를 비교하여 나타낸 도표이다.

도시된 도표에서 보듯이, 본 발명의 두개의 채널을 내장한 온칩버스의 구조를 적용한 경우의 전송속도를 종래의 AHB사의 버스구조의 전송속도와 비교할때, 첫번째 테스트와 같이 간단한 트랜잭션에는 크게 전송속도의 차이(10.67%)가 나지 않고 소폭 개선됨을 알 수 있었으나, 두번째와 세번째 테스트와 같이 트랜잭션의 양이 많아지는 경우는 본 발명의 버스구조를 이용한 전송시간이 종래의 버스구조를 이용한 전송속도에 비해 크게 향상(두번째 테스트: 49.80%, 세번째 테스트: 58.95%) 됨을 보여주고 있다.

이상과 같이, 비록 본 발명의 몇몇 실시예들이 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 기술자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 범위는 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있으며, 그러한 수정예 또는 변형예들은 본 발명의 범위에 속한다고 하여야 할 것이다.

100: 마스터 200: 아비터
300: 슬레이브 400: 멀티플렉서
500:라우터 600: 디코더

Claims (4)

1. 시스템 칩 설계를 위한 온칩버스 구조에 있어서,
   다수의 마스터와 다수의 슬레이브간의 데이터 전송을 위한 버스에 공유가능한 두개의 채널이 구성되며,
   상기 각각의 채널은 상기 다수의 마스터와 다수의 슬레이브간의 트랜잭션에 대해 모두 공유 가능하며, 아비터에 의해 채널이 라우팅되며, 동시에 각 채널이 트랜잭션이 가능하도록 구성되며,
   상기 아비터는 TDMA 방식의 스킴(scheme)을 사용하여, 다수의 트랜잭션의 요구가 있는 경우에 각 채널에 시간을 분할하여 트랜잭션을 할당하도록 구성된 것을 특징으로 하는 시스템 칩 설계를 위한 온칩버스 구조.
2. 삭제
3. 시스템 칩 설계를 위한 온칩버스 구조에 있어서,
   다수의 마스터와 다수의 슬레이브간의 데이터 전송을 위하여 공유가능한 두개의 채널이 구성된 버스;
   상기 버스의 통신을 제어하는 중재자 역할을 하며, 마스터로부터 버스 사용요청이 들어오면, 이에 적당한 승인신호를 보내주고 상기 버스에 구성되는 채널 중에 사용가능한 채널에 트랜잭션을 할당하는 아비터;
   상기 마스터로부터의 주소정보와 제어정보 및 데이터를 전달받는 멀티플렉서;
   상기 멀티플렉서에서 마스터로부터의 주소정보와 제어정보 및 데이터를 전달받아 상기 아비터로부터 지정된 채널을 통해 해당슬레이브로 전달하는 라우터;
   상기 라우터가 상기 마스터의 상기 주소값과 제어정보 및 데이터를 해당슬레이브로 전달할 수 있도록, 상기 멀티플렉서로부터 해당 마스터의 주소정보를 받아서 디코딩하여 상기 라우터로 해당 슬레이브의 주소정보를 전송하는 디코더;를 포함하여 구성된 것을 특징으로 하는 시스템 칩 설계를 위한 온칩버스 구조.
4. 제 3항에 있어서,
   상기 라우터는 상기 마스터와 트랜잭션이 관련된 해당 슬레이브로만 상기 주소값과 제어정보 및 데이터를 전달받도록 경로가 구성된 것을 특징으로 하는 시스템 칩 설계를 위한 온칩버스 구조.

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