KR20030056567A - 다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스구조 - Google Patents

다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스구조 Download PDF

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Abstract

본 발명은 시스템-온-칩(System-on-Chip; SoC)에 사용되는 온-칩-버스 구조에 관한 것으로, 시스템 버스로 주소, 쓰기 데이터, 제어신호를 출력하는 다수의 마스터 블록과, 마스터 블록으로부터 출력되는 요구신호를 처리하는 버스 중재기와, 마스터 블록으로부터 출력되는 주소를 디코딩하는 주소 디코더와, 마스터 블록으로부터 주소, 데이터, 제어신호를 입력받아 처리한 후 데이터, 응답신호를 출력하는 슬레이브 블록과, 버스 중재기로부터 허가신호를 입력받아 해당하는 하나의 마스터 블록의 주소, 데이터, 제어신호를 출력하는 마스터용 멀티플랙서와, 주소 디코더로부터 선택신호를 입력받아 해당하는 하나의 슬레이브 블록의 데이터, 응답 신호를 출력하는 슬레이브용 멀티플랙서로 이루어져 다수의 마스터 블록이 다수의 슬레이브 블록과 동시에 데이터를 주고 받음으로써 버스의 대역폭이 커지고 데이터 처리율이 향상된다.

Description

다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스 구조 {Bus architecture for system on chip with multi-processors and multi-peripherals}
본 발명은 프로세서, 직접 메모리 엑세스 블록, 테스트 인터페이스 컨트롤러와 같이 버스에 주소와 데이터 및 버스 제어신호들을 인가하는 블록과 타이머, 인터럽트 컨트롤러, 메모리 컨트롤러, 직렬 인터페이스, 실시간 카운터 등을 포함하는 시스템을 하나의 칩으로 구성할 경우 각각의 블록들을 연결하는 버스 구조에 관한 것이다.
공정 기술이 발전하고 설계 기술이 향상됨에 따라 제조 원가를 낮추고, 전력 소모를 줄이며, 동작 속도를 높이기 위해 전체 시스템을 하나의 칩으로 집적하는 기술이 널리 활용되고 있는 추세이다. 이에 따라 시스템을 하나의 칩으로 집적할 경우 전체 데이터 처리율을 높이기 위한 버스 구조가 많이 연구되고 있다.
도 1은 종래 시스템 버스의 구조를 설명하기 위한 블록도로서, 주소 디코더(101), 다수의 슬레이브 블록(102, 103, 104), 다수의 마스터 블록(105, 106, 107) 및 버스 중재기(108)로 구성된다.
상기한 바와 같은 구조를 갖는 종래의 온-칩-시스템 버스의 동작을 설명하면 다음과 같다.
마스터 블록(105, 106, 107)으로부터 버스 요구신호가 버스 중재기(108)로 입력되면, 버스 중재기(108)는 각각의 마스터 블록(105, 106, 107)의 우선 순위를 고려하여 가장 우선 순위가 높은 마스터 블록(105, 106, 107)으로 허가신호를 공급함으로써 그 마스터 블록이 버스의 독점권을 갖게 된다.
버스 독점권을 부여받은 마스터 블록(105, 106, 107)은 시스템 버스(109)로 주소, 쓰기 데이터, 제어신호를 인가한다. 이때, 주소 디코더(101)는 마스터블록(105, 106, 107)으로부터 주소값을 입력받아 주소를 디코딩하고 슬레이브 선택신호를 발생시킨다. 각각의 슬레이브 블록(102, 103, 104) 당 하나의 선택신호가 주어지며, 일단 선택된 슬레이브 블록(102, 103, 104)은 시스템 버스(109)로부터 주소, 쓰기 데이터, 제어신호를 입력받아 적절한 슬레이브 동작을 통해 읽기 데이터, 응답신호를 해당 마스터 블록(105, 106, 107)으로 전송하게 된다.
따라서, 종래의 버스 구조는 주소 디코더(101), 슬레이브 블록(102, 103, 104), 마스터 블록(105, 106, 107) 및 버스 중재기(108)로 구성되어 주소 디코더(101) 및 버스 중재기(108)의 동작이 간단하고 버스 구조가 용이하지만, 한 시점에 오직 하나의 마스터 블록(102, 103, 104)과 슬레이블 블록(105, 106, 107) 만이 상호 통신할 수 있다는 점에서 버스를 효율적으로 사용하기 어렵고, 이에 따라 전체 시스템의 데이터 처리율이 낮은 단점을 갖는다.
따라서 본 발명은 하나의 칩으로 집적되는 시스템의 버스 설계 시 버스의 대역폭을 확장하고 데이터 처리율을 높이기 위하여 각각의 마스터 블록들이 동시에 슬레이브 블록들과 통신할 수 있도록 하므로써 상기한 단점을 해소할 수 있는 다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스 구조를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 시스템 버스로 주소, 쓰기 데이터, 제어신호를 출력하는 다수의 마스터 블록과, 마스터 블록으로부터 출력되는 요구신호를 처리하는 버스 중재기와, 마스터 블록으로부터 출력되는 주소를 디코딩하는 주소 디코더와, 마스터 블록으로부터 주소, 데이터, 제어신호를 입력받아 처리한 후 데이터, 응답신호를 출력하는 슬레이브 블록과, 버스 중재기로부터 허가신호를 입력받아 해당하는 하나의 마스터 블록의 주소, 데이터, 제어신호를 출력하는 마스터용 멀티플랙서와, 주소 디코더로부터 선택신호를 입력받아 해당하는 하나의 슬레이브 블록의 데이터, 응답 신호를 출력하는 슬레이브용 멀티플랙서를 포함하여 이루어진 것을 특징으로 한다.
상기 마스터 블록은 프로세서, DMA 및 테스트 인터페이스 컨트롤러를 포함하여 이루어지며, 상기 슬레이브 블록은 타이머, 인터럽트 컨트롤러, 메모리 컨트롤러, UART, RTC를 포함하여 이루어진 것을 특징으로 한다.
상기 버스 중재기는 복수의 마스터 블록으로부터 요구신호를 입력받아 각각의 마스터 블록이 요청하는 슬레이브 블록을 선택하고, 2개 이상의 마스터 블록이 하나의 슬레이브 블록을 요청할 경우 마스터 블록 간에 우선 순위를 두어 우선 순위가 높은 마스터 블록이 먼저 요청한 슬레이브 블록을 엑세스하도록 구성된 것을 특징으로 한다.
상기 주소 디코더는 상기 마스터 블록으로부터 주소를 입력받고, 상기 마스터 블록이 원하는 슬레이브 블록으로 선택신호를 인가하여 선택된 슬레이브 블록이 동작되도록 구성된 것을 특징으로 한다.
도 1은 종래의 시스템 버스를 설명하기 위한 블록도.
도 2는 본 발명에 따른 시스템 버스의 구조를 설명하기 위한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2, 3, 105, 106 및 107: 마스터 블록
4, 5, 6, 102, 103 및 104: 슬레이브 블록
7, 8, 9, 10, 11 및 12: 멀티플랙서
13 및 108: 버스 중재기
14 및 101: 주소 디코더
109: 시스템 버스
본 발명은 각각의 마스터 블록들이 동시에 슬레이브 블록들과 통신할 수 있도록 하여 데이터의 병렬 처리가 가능해짐에 따라 전체적인 시스템의 데이터 처리율이 향상되도록 한다.
이를 위해 본 발명은 프로세서, DMA, 테스트 인터페이스 컨트롤러 등과 같은 복수개의 마스터 블록과, 타이머, 인터럽트 컨트롤러, 메모리 컨트롤러, UART, RTC 등과 같은 복수개의 슬레이브 블록으로 구성되는 시스템과; 상기 마스터 블록들을 임의의 슬레이브 블록에 연결하는 마스터용 멀티플렉서와; 상기 슬레이브 블록들을 임의의 마스터 블록에 연결하는 슬레이브용 멀티 플렉서와; 상기 마스터용 멀티플렉서를 제어하는 버스 중재기와; 상기 슬레이브용 멀티플렉서를 제어하는 디코더로 구성되는 버스 구조를 제공한다.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 2는 본 발명에 따른 시스템 버스의 구조를 설명하기 위한 블록도이다.
도 2을 참조하면, 시스템 버스로 주소, 쓰기 데이터, 제어신호를 출력하는 다수의 마스터 블록(1, 2, 3), 상기 마스터 블록(1, 2, 3)으로부터 출력되는 요구신호를 처리하는 버스 중재기(13), 상기 마스터 블록(1, 2, 3)으로부터 출력되는 주소를 디코딩하는 주소 디코더(14), 상기 마스터 블록(1, 2, 3)으로부터 주소, 데이터, 제어신호를 입력받아 적절한 처리를 한 후, 데이터, 응답신호를 출력하는 슬레이브 블록(4, 5, 6), 버스 중재기(13)로부터 허가신호를 입력받아 해당하는 마스터 블록의 주소, 데이터, 제어신호를 출력하는 마스터용 멀티플랙서(7, 8, 9), 상기 주소 디코더(14)로부터 선택신호를 입력받아 해당하는 슬레이브 블록(4, 5, 6)의 데이터, 응답 신호를 출력하는 슬레이브용 멀티플랙서(4, 5, 6)로 구성된다.
버스의 동작을 살펴보면, 먼저, N개의 마스터 블록(1, 2, 3)에서 각각 버스 요구신호를 버스 중재기(13)로 보내면 버스 중재기(13)는 각각의 마스터 블럭(1, 2, 3)이 어느 슬레이브 블럭(4, 5, 6)과 통신하길 원하는 지를 판단한다.
각각의 마스터 블럭(1, 2, 3)이 서로 다른 슬레이브 블록(4, 5, 6)과 통신하길 원하는 경우, 각각의 슬레이브 블럭(4, 5, 6)으로 입력되는 멀티플랙서(7, 8, 9)로 허가신호를 공급하여 각각의 마스터 블럭(1, 2, 3)이 원하는 슬레이브 블럭(4, 5, 6)과 동시에 통신이 되도록 한다.
만약, 복수의 마스터 블럭(1, 2, 3)이 하나의 슬레이브 블럭(4, 5, 6)을 동시에 엑세스하고자 한다면, 마스터 블록(1, 2, 3)의 버스 우선 순위에 따라 우선 순위가 높은 마스터 블록(1, 2, 3)에게 버스를 사용하도록 독점권을 부여한다.
버스에 대한 사용권이 확정되면, 마스터 블록(1, 2, 3)은 슬레이브 블록(4, 5, 6)으로 주소, 데이터, 제어신호를 출력하고, 슬레이브 블록(4, 5, 6)은 이 신호들을 입력받아 처리한 후 적절한 응답신호와 데이터를 출력하게 된다. 이때, 주소 디코더(14)는 해당 마스터 블록(1, 2, 3)의 주소를 디코딩함으로써 선택된 슬레이브 블록(4, 5, 6)의 데이터를 어느 마스터 블록으로 전송할 것인 가를 결정한다.
기존의 버스는 복수 개의 프로세서를 사용할 경우 임의의 한 시점에서 한 개의 프로세서에게만 버스의 독점권이 부여되어 다른 프로세서는 작업을 수행하지 못함으로써 처리율이 낮아지는 단점이 있었다. 그러나 이상에서 설명한 바와 같이 본 발명은 마스터 블록과 슬레이브 블록 간의 데이터 버스를 쓰기 데이터 버스와 읽기 데이터 버스로 분리하고, 마스터용 멀티플랙서와 슬레이브용 멀티플랙서를 이용하여 동일한 시점에서 복수개의 마스터 블록이 복수개의 슬래이브 블록을 각각 엑세스할 수 있도록 하므로써 대역폭을 넓이고, 전체 데이터 처리율을 높여 시스템의 성능 향상을 이룰 수 있도록 한다.

Claims (5)

  1. 시스템 버스로 주소, 쓰기 데이터, 제어신호를 출력하는 다수의 마스터 블록과,
    상기 마스터 블록으로부터 출력되는 요구신호를 처리하는 버스 중재기와,
    상기 마스터 블록으로부터 출력되는 주소를 디코딩하는 주소 디코더와,
    상기 마스터 블록으로부터 주소, 데이터, 제어신호를 입력받아 처리한 후 데이터, 응답신호를 출력하는 슬레이브 블록과,
    상기 버스 중재기로부터 허가신호를 입력받아 해당하는 하나의 마스터 블록의 주소, 데이터, 제어신호를 출력하는 마스터용 멀티플랙서와,
    상기 주소 디코더로부터 선택신호를 입력받아 해당하는 하나의 슬레이브 블록의 데이터, 응답 신호를 출력하는 슬레이브용 멀티플랙서를 포함하여 이루어진 것을 특징으로 하는 다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스 구조.
  2. 제 1 항에 있어서,
    상기 마스터 블록은 프로세서, DMA 및 테스트 인터페이스 컨트롤러를 포함하여 이루어진 것을 특징으로 하는 다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스 구조.
  3. 제 1 항에 있어서,
    상기 슬레이브 블록은 타이머, 인터럽트 컨트롤러, 메모리 컨트롤러, UART, RTC를 포함하여 이루어진 것을 특징으로 하는 다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스 구조.
  4. 제 1 항에 있어서,
    상기 버스 중재기는 복수의 상기 마스터 블록으로부터 요구신호를 입력받아 각각의 마스터 블록이 요청하는 슬레이브 블록을 선택하고, 2개 이상의 마스터 블록이 하나의 슬레이브 블록을 요청할 경우 마스터 블록 간에 우선 순위를 두어 우선 순위가 높은 마스터 블록이 먼저 요청한 슬레이브 블록을 엑세스하도록 구성된 것을 특징으로 하는 다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스 구조.
  5. 제 1 항에 있어서,
    상기 주소 디코더는 상기 마스터 블록으로부터 주소를 입력받고, 상기 마스터 블록이 원하는 슬레이브 블록으로 선택신호를 인가하여 선택된 슬레이브 블록이동작되도록 구성된 것을 특징으로 하는 다중 프로세서와 주변 블록을 갖는 시스템 칩을 위한 버스 구조.
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