KR950020197A - 마스타(Master)와 슬레이브 프로세서들(slaves)간의 통신회로 - Google Patents

마스타(Master)와 슬레이브 프로세서들(slaves)간의 통신회로 Download PDF

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KR950020197A
KR950020197A KR1019930030005A KR930030005A KR950020197A KR 950020197 A KR950020197 A KR 950020197A KR 1019930030005 A KR1019930030005 A KR 1019930030005A KR 930030005 A KR930030005 A KR 930030005A KR 950020197 A KR950020197 A KR 950020197A
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Abstract

본 발명은 N개의 슬레이브 프로세서들로 부터의 전송 요구권을 마스터 프로세서에서 중재하여 버스상의 충돌을 방지하고 마스타와 특정 슬레이브 프로세서간에 인터럽트 플랙을 자체 내장한 듀얼 포트램의 공유 메모리 특성과 인터럽트 요구 특성을 이용한 메세지 통신을 구현한 마스타와 슬레이브 프로세서들 간의 통신회로에 관한 것이며, 마스타와 슬레이브 프로세서간의 간단화된 통신 프로토콜로 전송 소요 시간을 단축할 수 있으며, 슬레이브가 전송요구 발생시 리얼타임으로 요구할 수 있는 인터럽트 방식으로 회로를 간략화하여 요구에 대한 신속한 처리가 이루어지도록 하며, 제어용량의 확장으로 슬레이브 프로세서 보드를 증설할 경우 프로세서간 통신 버스의 큰 수정없이 관련 인터럽트 라인만 추가 연결하여 확장할 수 있어 회로의 효율성을 높이는 우수한 효과를 갖는다.

Description

마스타(Master)와 슬레이브 프로세서들(slaves)간의 통신회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 구성을 나타낸 블럭도.

Claims (1)

  1. 마스타 보드와 다수의 슬레이브 보드 사이의 통신회로에 있어서, 상기 마스타 보드는 CPU에 의하여 제어받으며, 여러 슬레이브 프로세서들로 부터 인터럽트 발생신호에 의한 전송요구를 다기능칩을 통해 접수하고 다기능칩의 중재를 통해 특정 슬레이브 프로세서를 선택하여 전송이 일어날 수 있도록 하는 버스사용 요구 중재회로(1); CPU에 의하여 제어받으며, 듀얼포트램(DPRAM)(6) 엑세스시 데이타나 어드레스의 버퍼 개/폐 제어하고 칩 셀렉트신호를 만들어 상기 슬레이브 보드에 보내고 상기 버스 사용요구 중재회로(1)에 칩 셀렉트신호를 보내며, CPU사이클로 동기를 맞추기 위해 일정 지연시간을 갖고 데이타 트랜스퍼시기와 데이타 크기인식 신호인 DASCK*(Date Transfer and Size Acknowledge) 신호를 만들어 내도록 하는 버스 제어 및 DSACK 발생회로(2); 및 CPU에 의하여 제어받으며, 듀얼 포트램(6)을 엑세스할 경우 상기 버스제어 및 DSACK 발생회로(2)의 신호를 전달받아 어드레스 및 데이타, 콘트롤 신호의 버퍼링을 제어하도록 하는 마스타 보드버퍼회로(3)로 구성되며, 상기 슬레이브 보드는 CPU에 의하여 제어받으며, 듀얼 포트램의 마스타 방향과 슬레이브 방향의 어드레스, 데이타, 제어신호선이 서로다른 버스로 분리되어 잇으며 엑세스 충돌의 방지를 위해 마스타가 엑세스하는 영역과 슬레이브가 엑세스하는 영역을 절대값 번지로 구분되도록 하는 DPRAM 주변회로(6); CPU에 의하여 제어받으며, 상기 DPRAM 주변회로(6)의 버스를 제어하도록 하는 버스 제어회로(5); 및 CPU에 의하여 제어받으며, 슬레이브가 전송요구를 하기전에 마스타의 인터럽트를 감시하여 마스타가 슬레이브로 전송을 진행 중일 경우 슬레이브가 새로운 전송에 들어가지 않도록 하는 마스타 상태 감시회로(7)를 포함하여 구성되는 것을 특징으로 하는 마스타 보드와 다수의 슬레이드 보드사이의 통신회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930030005A 1993-12-27 1993-12-27 마스타(Master)와 슬레이브 프로세서들(Slaves)간의 통신 회로 KR950012509B1 (ko)

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