KR20000016623U - 교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치 - Google Patents

교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치 Download PDF

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Abstract

본 고안은 교환기내부의 프로세서사이에서 이루어지는 프로세서간 통신에 관한 것으로, 특히 다수의 버스마스터 기능을 가진 프로세서에서 동시에 또는 공유 메모리 자원에 접속할 경우에, 해당 프로세서간에 메모리 데이타의 충돌없이 메모리자원에 접속할 수 있도록 한 교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치에 관한 것이다.
본 고안은 다수의 버스마스터기능을 가진 프로세서가 동시에 메모리자원을 접속할 경우에 발생하는 잘못된 데이타가 쓰기되는 것을 방지하기 위해서 메모리선택신호를 제어하여 소정의 데이타보호시간을 두어 데이타 손실을 막을 수 있다.

Description

교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치{Memory Access Controlling Apparatus For Bus-Master Processor In The Exchange System}
본 고안은 교환기내부의 프로세서사이에서 이루어지는 프로세서간 통신에 관한 것으로, 특히 다수의 버스마스터 기능을 가진 프로세서가 동시에 또는 공유 메모리 자원에 접속할 경우에, 해당 프로세서간에 메모리 데이타의 충돌없이 메모리자원에 접속할 수 있도록 한 교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치에 관한 것이다.
일반적으로, 교환기 등과 같은 대규모의 시스템은 내부에 다수개의 버스마스터기능을 가진 프로세서를 구비하여 해당 프로세서간의 버스를 점유하여 메모리 자원을 접속하여 데이타를 송수신하고 있다.
이와 같이, 메모리자원을 접속하고자하는 둘이상의 버스마스터기능을 가진 프로세서가 내재된 통신 시스템의 일예로서, 교환기 내부에는 도 1에 도시한 바와 같이, 다수의 버스마스터부(10,20)와, 버퍼부(30)와, 다수의 메모리부(50,60)와, 제어부(40)로 구성되어 있는 프로세서간 통신 시스템이 구비되어 있다.
상기 제1버스마스터부(10)는 상기 버퍼부(30)를 통해 제1메모리부(60)와 접속하거나, 상기 버퍼부(30)를 통해 제2메모리부(50)와 접속하고, 상기 제2버스마스터부(20)는 상기 버퍼부(30)를 통해 제2메모리부(50)와 접속한다.
상기 제어부(40)는 상기 버퍼부(30)를 통해 상기 버스마스터부(10,20)로부터 전송되는 어드레스신호를 분석하여 메모리선택신호(CS1,CS2)를 생성하고, 상기 버스마스터부(10,20)로부터 전송되는 데이타쓰기신호(WR1,WR2)를 상기 메모리부(50,60)로 전송한다.
상기 버퍼부(30)는 상기 제어부(40)로부터 제어신호가 전송되면 상기 버스마스터부(10,20)로부터 전송되는 어드레스 및 데이타를 분리시켜 상기 메모리부(50,60)에 전송한다.
상기 메모리부(50,60)는 상기 제어부(40)로부터 전송되는 메모리선택신호 (CS1,CS2)에 따라 상기 버퍼부(30)를 통해 상기 버스마스터부(10,20)로부터 전송되는 어드레스 및 데이타를 저장한다.
그리고, 상기 제어부(40)는 첨부된 도면 도 2에 도시한 바와 같이, 상기 버스마스터부(10,20)로부터 어드레스신호와 AS(Adess Storbe)신호를 입력받아 상기 메모리부(50,60)를 접속하고자 하는 접속요구신호(BR1,BR2)를 생성하는 어드레스입력부(41)와, 해당 어드레스입력부(41)로부터 접속요구신호(BR1,BR2)를 전송받아 버스우선권에 따라 버스허가신호(BG1,BG2)를 생성하는 버스중재부(42)와, 해당 버스중재부(42)로부터 전송되는 버스허가신호(BG1,BG2)와 버스마스터부(10,20)로부터 전송되는 데이타쓰기신호(WR1,WR2)를 조합하여 메모리선택신호(CS1,CS2)를 생성하는 메모리선택신호제어부(43)를 구비하여 이루어진다.
전술한 바와 같은, 종래의 교환기내부의 다수의 버스마스터기능을 가진 프로세서가 내재된 시스템에서 메모리 자원을 접속하고자 할 경우를 간략히 살펴보면, 먼저, 제1버스마스터부(10)에서는 해당 버퍼부(30)를 통해 제1메모리부(60)에 접속하여 어드레스 및 데이타를 전송하거나, 해당 버퍼부(30)를 통해 제2메모리부(50)에 접속하여 어드레스 및 데이타를 접속하며, 제2버스마스터부(20)에서는 버퍼부(30)를 통해 제2메모리부(50)에 접속하여 어드레스 및 데이타를 전송하게 된다.
이때, 해당 버스마스터부(10,20)에서는 해당 메모리부(50,60)를 접속하여 어드레스 및 데이타를 전송하기 위해 자신의 어드레스 신호와 AS신호를 버퍼부(30)를 통해 제어부(40)측으로 전송하게 된다.
이에, 해당 제어부(40)내 어드레스입력부(41)에서는 해당 버스마스터부(10,20)로부터 전송된 어드레스신호와 AS신호를 분석하여 접속요구신호(BR1,BR2)를 생성하여 버스중재부(42)로 전송하고, 해당 버스중재부(42)에서는 해당 어드레스입력부(41)로부터 접속요구신호(BR1,BR2)를 전송받아 버스우선권에 따라 버스허가신호(BG1,BG2)를 해당 버퍼부(30)로 전송함과 동시에 메모리선택신호제어부(43)측으로 전송하게 된다.
이에, 해당 메모리선택신호제어부(43)에서는 해당 버스마스터부(10,20)로부터 전송된 데이타쓰기신호(WR1,WR2)와 해당 버스중재부(41)로부터 전송된 버스허가신호(BG1,BG2)를 조합하여 메모리선택신호(CS1,CS2)를 생성하여 메모리부(50,60)로 전송하게 된다.
동시에, 해당 버퍼부(30)는 해당 제어부(40)로부터 전송된 버스허가신호(BG1,BG2)에 의해 인에이블되어 해당 버스마스터부(10,20)로부터 전송된 어드레스 및 데이타를 분리시켜 해당 메모리부(50,60)로 전송하게 된다.
상기와 같이 각각의 버스마스터부(10,20)에서 각각의 메모리 자원을 접속할 때, 즉 제1버스마스부(10)에서 버퍼부(30)에 의해 분리된 공유메모리자원인 제1메모리부(60)를 접속하고 제2버스마스터부(20)에서는 제2메모리부(50)를 접속하거나, 상이한 시간간격으로 각각의 버스마스터부(10,20)에서 제2메모리부(50)를 접속할 때, 즉, 먼저 제1버스마스터부(10)에서 제2메모리부(50)를 접속한 후, 제2버스마스터부(20)에서 제2메모리부(50)를 접속할 때 데이타 손실없이 메모리자원을 접속하게 된다.
그러나, 두 버스마스터부(10,20)에서 동시에 제2메모리부(50)를 접속하거나, 한 버스마스터부(10,20)에서 제2메모리부(50)를 접속하고 있을 때 다른 버스마스터부(10,20)가 해당 제2메모리부(50)를 접속할 경우에, 먼저 버스점유를 허용받은 버스마스터부(10,20)의 버스점유가 해제되고, 다른 버스마스터부(10,20)가 버스점유를 시도하려는 순간에 제어신호의 천이과정에서 생기는 신호불안에 의해 메모리 접속속도가 빠른메모리의 경우에 원치않은 데이타가 쓰기 되는 문제점이 있다.
본 고안은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, 본 고안은 다수의 버스마스터기능을 가진 프로세서가 동시에 메모리자원을 접속할 경우에 발생하는 잘못된 데이타가 쓰기되는 것을 방지하기 위해서 메모리선택신호를 제어하여 소정의 메모리보호시간을 두어 데이타 손실을 방지함에 그 목적이 있다.
도 1은 일반적인 교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치를 나타낸 구성블록도.
도 2는 도 1에 도시한 제어부를 나타낸 구성블록도.
도 3은 도 1에 도시한 제어부에서 송수신되는 신호의 타이밍도.
도 4는 본 고안의 실시예에 따른 교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치의 제어부를 나타낸 구성블록도.
도 5는 도 4에 도시한 제어부에서 송수신되는 신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
10, 20 : 버스마스터부 30 : 버퍼부
40 : 제어부41 : 어드레스입력부
42 : 버스중재부 43 : 메모리선택신호제어부
44 : 시간지연부 50, 60 : 메모리부
상기와 같은 목적을 달성하기 위해 본 고안은, 다수의 버스마스터기능을 가진 프로세서와, 메모리부와, 버퍼부를 구비하고 있는 교환기의 메모리 접속제어 장치에 있어서, 상기 다수의 버스마스터기능을 가진 프로세서수단에서 동시에 메모리자원을 접속할 경우에, 해당 메모리자원을 선택하는 신호를 제어하여 프로세서수단에서 해당 메모리자원에 데이타쓰기되는 동안의 소정시간만큼 지연시켜 데이타쓰기하도록 제어하는 제어부를 더 구비하는 것을 특징으로 한다.
한편, 상기 제어부는 상기 버스마스터기능을 가진 프로세서수단으로부터 각각 어드레스신호와 AS신호를 입력받아 접속하고자 하는 메모리자원의 접속요구신호를 생성하는 어드레스입력부와; 해당 어드레스입력부로부터 접속요구신호를 전송받아 버스우선권에 따라 버스허가신호를 생성하는 버스중재부와; 상기 어드레스입력부로부터 전송되는 접속요구신호와 시간지연된 내부 데이타 쓰기신호를 조합하여 다른 버스마스터기능을 가진 프로세서수단이 메모리자원에 데이타를 쓰기 가능하기 위한 시간동안 지연시키는 지연출력신호를 생성하는 시간지연부와; 상기 시간지연부로부터 전송되는 지연출력신호와 상기 버스중재부로부터 전송되는 버스허가신호를 조합하여 메모리선택신호를 생성하고, 해당 버스마스터기능을 가진 프로세서수단으로부터 전송되는 데이타쓰기신호를 전송하는 메모리선택신호제어부를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 고안의 실시예를 상세하게 설명하면 다음과 같다.
본 고안에 실시예에 따른 교환기에서 다수의 버스마스터기능을 가진 프로세서간 통신 시스템은 도 1에 도시한 바와 같이, 다수의 버스마스터부(10,20)와, 버퍼부(30)와, 제어부(50)와, 다수의 메모리부(50,60)로 구성되어 있는데, 본 고안에 따른 프로세서간 통신 시스템의 기본구성은 종래의 구성설명과 동일하므로 이에 대한 설명은 생략하고, 본 고안에서 새로이 추가된 기능에 대해서만 설명하기로 한다.
첨부된 도 3에 도시한 바와 같이, 상기 제어부(40)는 상기 버스마스터부(10, 20)로부터 어드레스신호와 AS신호를 입력받아 접속하고자 하는 메모리부(50,60)의 접속요구신호를 생성하는 어드레스입력부(41)와, 해당 어드레스입력부(41)로부터 접속요구신호(BR1,BR2)를 전송받아 버스우선권에 따라 버스허가신호(BG1,BG2)를 생성하는 버스중재부(42)와, 해당 어드레스입력부(41)로부터 전송되는 접속요구신호 (BR1,BR2)와 버스마스터부(10,20)의 메모리접속시 생성되는 시간지연출력신호를 조합하여 다른 버스마스터부(10,20)가 상기 메모리부(50)에 데이타를 쓰기 가능하기 위한 시간동안 지연시키는 지연출력신호를 생성하는 시간지연부(44)와, 상기 시간지연부(44)로부터 전송되는 지연출력신호와 상기 버스중재부(42)로부터 전송되는 버스허가신호를 조합하여 메모리선택신호(CS1,CS2)를 생성하고, 해당 버스마스터부 (10,20)로부터 전송되는 데이타쓰기신호(WR1,WR2)를 전송하는 메모리선택신호제어부(43)를 구비하여 이루어진다.
전술한 바와 같이 구성되는 본 고안의 동작을 첨부된 도면에 따라 상세하게 설명하면 다음과 같다.
두 버스마스터부로부터 동시에 제2메모리부를 접속할 경우를 예를 들어 설명한다.
먼저, 제1버스마스터부(10)에서 제2메모리부(50)를 접속하여 어드레스 및 데이타를 전송하기 위해 자신의 어드레스신호와 실제 메모리 어드레스를 지시하는 AS1신호를 버퍼부(30)를 통해 제어부(40)측으로 전송하여 버스점유를 요구함과 동시에 데이타쓰기신호(WR1)를 생성하여 제어부(40)측으로 전송하게 된다.
마찬가지로, 제2버스마스터부(20)에서도 제2메모리부(50)를 동시 접속하여 어드레스 및 데이타를 전송하기 위해 자신의 어드레스신호와 실제 메모리 어드레스를 지시하는 AS2신호를 버퍼부(30)를 통해 제어부(40)측으로 전송하여 버스점유를 요구함과 동시에 데이타쓰기신호(WR2)를 생성하여 제어부(40)측 전송하게 된다.
이에, 해당 제어부(40)내 어드레스입력부(41)에서는 해당 버스마스터부 (10,20)로부터 전송되는 어드레스신호와 AS신호를 분석하여 제2메모리부(50)를 접속하고자하는 접속요구신호를 생성하여 버스중재부(42)와 시간지연부(44)측으로 전송하게 된다.
이에 따라, 해당 제어부(40)내 버스중재부(42)에서는 해당 어드레스입력부 (41)로부터 전송되는 접속요구신호(BR1,BR2)를 버스우선권에 따라 버스사용을 허가하는 버스허가신호(BG1,BG2)를 생성하여 해당 버퍼부(30)로 전송함과 동시에 메모리선택신호제어부(43)측으로 전송하게 된다.
이때, 예를 들어, 해당 제어부(40)내 버스중재부(42)에서 해당 제1버스마스터부로 먼저 버스허가신호를 전송하게 되면, 해당 시간지연부(44)에서는 해당 어드레스입력부(41)로부터 접속요구신호(BR1)를 전송받아 메모리 자원을 쓰기접속시 유효데이타가 존재함을 인지하고, 버스마스터부(10,20)의 메모리접속시 생성되는 시간지연출력신호의 조합에 의해 다른 버스마스터부(20)가 해당 메모리부(50)에 데이타를 쓰기 가능하기 위한 시간동안 지연시키는 지연출력신호를 생성하여 해당 메모리선택신호제어부(40)측으로 전송하게 된다.
이에, 해당 메모리선택신호제어부(43)에서는 해당 버스중재부(42)로부터 전송되는 버스허가신호(BG1)와 해당 시간지연부로(44)부터 전송된 지연출력신호를 조합하여 메모리선택신호(CS1)를 생성하여 제2메모리부(50)로 전송하게 된다.
동시에, 해당 버퍼부(30)에서는 해당 제어부(40)로부터 버스허가신호(BG1)를 전송받게 되면, 해당 제1버스마스터부(10)로부터 전송되는 어드레스 및 데이타를 제2메모리부(50)로 전송하게 된다.
따라서, 해당 제2메모리부(50)에서는 해당 제어부(40)로부터 전송되는 메모리선택신호(CS1)에 의해 해당 버퍼부(30)를 통해 해당 제1버스마스터부(10)로부터 전송되는 어드레스 및 데이타를 저장하게 된다. 즉, 해당 제어부(40)로부터 생성된 단축된 메모리선택신호(CS1)에 의해 메모리자원의 선택신호로 이용되고, 이때, 연결된 어드레스 신호에 의해 선택된 메모리셀 영역에 데이타버스에 실려있는 유효한 데이타값이 해당 제1버스마스터부(10)로부터 전송된 데이타쓰기신호(WR1)에 의해 저장된다.
한편, 제어부(40)내 버스중재부(43)에서는 해당 제1버스마스터부(10)의 소정버스점유시간이 종료되면, 제2버스마스터부(20)측으로 버스허가신호(BG2)를 전송함과 동시에 메모리선택신호제어부(43)측으로 전송하게 된다.
그리고, 해당 시간지연부(44)에서는 해당 어드레스입력부(41)로부터 전송되는 접속요구신호(BR2)를 소정시간만큼 지연시켜 해당 메모리선택신호제어부(43)측으로 전송하게 된다.
이에, 해당 메모리선택신호제어부(43)에서는 해당 시간지연부(44)로부터 전송되는 지연출력신호와 해당 버스중재부(42)로부터 전송되는 버스허가신호(BG2)를 조합하여 메모리선택신호(CS2)를 생성하여 해당 제2버스마스터부(20)로부터 전송되는 데이타쓰기신호(WR2)와 함께 제2메모리부(50)측으로 전송하게 된다.
따라서, 해당 제2메모리부(50)에서는 해당 제1버스마스터부(10)부터 유효한 데이타가 쓰기에 충분한 최소시간동안에만 제2메모리부(50)를 선택할수 있도록 단축된 메모리선택신호(CS2)에 의해 데이타쓰기가 종료되고, 해당 제2버스마스터부(20)로부터 전송되는 어드레스 및 데이타를 제어부(40)로부터 전송되는 단축된 메모리선택신호(CS2)와 해당 제2버스마스터부(20)로부터 제공되는 데이타쓰기신호(WR2)에 의해 어드레스 및 데이타를 저장하게 된다.
전술한 바와 같이, 본 고안은 다수의 버스마스터기능을 가진 프로세서에서 동시에 메모리자원을 접속할 경우에 발생하는 잘못된 데이타가 쓰기되는 것을 방지하기 위해서 메모리선택신호를 제어하여 소정의 데이타보호시간을 두어 데이타 손실을 막을 수 있다.

Claims (2)

  1. 다수의 버스마스터기능을 가진 프로세서와, 메모리부와, 버퍼부를 구비하고 있는 교환기의 메모리 접속제어 장치에 있어서, 상기 다수의 버스마스터기능을 가진 프로세서수단에서 동시에 메모리자원을 접속할 경우에, 해당 메모리자원을 선택하는 신호를 제어하여 프로세서수단에서 해당 메모리자원에 데이타쓰기되는 동안의 소정시간만큼 지연시켜 데이타쓰기하도록 제어하는 제어부를 더 구비하는 것을 특징으로 하는 교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치.
  2. 제1항에 있어서,
    상기 제어부는 상기 버스마스터기능을 가진 프로세서수단으로부터 각각 어드레스신호와 AS신호를 입력받아 접속하고자 하는 메모리자원의 접속요구신호를 생성하는 어드레스입력부와; 해당 어드레스입력부로부터 접속요구신호를 전송받아 버스우선권에 따라 버스허가신호를 생성하는 버스중재부와; 상기 어드레스입력부로부터 전송되는 접속요구신호와 시간지연된 내부 데이타 쓰기신호를 조합하여 다른 버스마스터기능을 가진 프로세서수단이 메모리자원에 데이타를 쓰기 가능하기 위한 시간동안 지연시키는 지연출력신호를 생성하는 시간지연부와; 상기 시간지연부로부터 전송되는 지연출력신호와 상기 버스중재부로부터 전송되는 버스허가신호를 조합하여 메모리선택신호를 생성하고, 해당 버스마스터기능을 가진 프로세서수단으로부터 전송되는 데이타쓰기신호를 전송하는 메모리선택신호제어부를 구비하는 것을 특징으로 하는 교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치.
KR2019990001659U 1999-02-04 1999-02-04 교환기에서 버스마스터 프로세서의 메모리 접속 제어 장치 KR20000016623U (ko)

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