JPH10116225A - アドレス変換回路及びマルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【課題】アクセスに柔軟性を与え、回路規模の小さいア
ドレス変換回路を提供する。 【解決手段】アドレス変換回路100は、 プロセッサ1と
主記憶3とローカルバス12とを含むプロセッサモジュー
ル＃1の一部を構成し、 複数のプロセッサモジュールの
相互に接続したシステムバス16を介した 他のプロセッ
サモジュールに含まれる主記憶のメモリ参照に用いら
れ、システムバス16とローカルバス12との間に、該シス
テムバス16またはローカルバス12のバス状態に応じて、
当該システムバス16から出力されるアドレスAD14の一部
分を取り込み、該アドレスの一部分を変換してローカル
バス12に出力するための、変換部110と変換制御部130と
バスステートマシン部150とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・ア
ーキテクチャに係り、特にマルチプロセッサ構成におけ
るアドレスマッピングの制御を行うアドレス変換回路に
関する。

【０００２】

【従来の技術】今日のプロセッサ技術の進歩は、アーキ
テクチャ・プロセス共に顕著であり、その速度・性能は
著しく向上している。一方主記憶や入出力(Ｉ／Ｏ)装置
に関しては、コストと従来資産の活用という観点よりプ
ロセッサよりは処理速度の低い装置を用いるのが一般的
である。これらプロセッサと主記憶、Ｉ／Ｏ装置との間
はバスで接続され、さらに様々な速度の装置をそれぞれ
効率よく使用するためにバスは階層化される。また電気
的・アーキテクチャ的な制約を吸収するべく、バスブリ
ッジと呼ばれる装置を用いることもある。一般的にはプ
ロセッサと主記憶の間にはメモリ制御装置が置かれ、さ
らにこのメモリ制御装置はプロセッサが直接接続される
バス(プロセッサバス)とＩ／Ｏ装置が接続されるバス
(ローカルバス)とを中継する。

【０００３】プロセッサから主記憶やＩ／Ｏ装置へアク
セスする方式として、プロセッサ・アドレス空間の一部
にこれらがそれぞれ独立にマッピングされて、所定のア
ドレスに対するアクセスをメモリ制御装置が判定し所望
のアクセス (主記憶に対するアクセスやＩ／Ｏ装置に対
するアクセス)に変換する、 メモリマップドＩ／Ｏと呼
ばれる方式がある。メモリマップドＩ／Ｏ方式ではシン
グルプロセッサ構成においてはプロセッサが出すアドレ
スから一意にアクセス対象が決定するという利点を有す
る。

【０００４】メモリマップドＩ／Ｏ方式では、プロセッ
サ・アドレス空間の一部を主記憶のための空間(メモリ
空間)に割り当て、その他のアドレス空間をＩ／Ｏ装置
のための空間(Ｉ／Ｏ空間)に割り当てる。メモリ制御装
置の動作に関しては、主に、プロセッサからのＩ／Ｏ空
間に対するアクセスを、同一アドレスでＩ／Ｏ装置が接
続されるローカルバスに出力する方式 (直接アドレス方
式)と、 アドレスを変換(例えば、Ｉ／Ｏ空間の先頭ア
ドレスを０番地にシフト)してローカルバスに出力する
方式(変換アドレス方式)とがある。

【０００５】また、制御や演算の高速化を達成する手段
として、プロセッサ、メモリ制御装置、主記憶、Ｉ／Ｏ
装置がローカルバスで接続されるプロセッサモジュール
を基本単位とし、これらプロセッサモジュールを複数用
意し、ローカルバスを通信路(即ち、システムバス)で結
合する疎結合マルチプロセッサ構成を用いて、制御や演
算の機能分散を行い高速化を達成する手段がある。プロ
セッサモジュール間で機能分散動作するためには、それ
ぞれのプロセッサモジュールは相互にデータ通信(メモ
リ参照)ができることが必要である。そのためプロセッ
サモジュール間の通信方法として、専用バスかシステム
バスを用いてデータ通信する方法が一般的である。

【０００６】直接アドレス方式または変換アドレス方式
のいずれかの方式を採用するメモリ制御装置に対して、
ローカルバスから到来したアドレスを主記憶に対するア
クセスと認識させる方式として、主に以下の二つがあ
る。即ち、メモリ制御装置に外部から装置選択信号(Ｃh
ip Ｓelect；ＣＳ)を加える方式(ＣＳ方式)と、メモリ
制御装置で定められるアドレス空間(リモートメモリア
ドレス空間)に対してローカルバスからアクセスする方
式(アドレス検出方式)とである。一般にアドレス検出方
式では、該メモリ制御装置が自らローカルバスに出力し
ないアドレス空間にリモートメモリアドレス空間を割り
当てる。

【０００７】ところで、プロセッサが生成するアクセス
として、自プロセッサモジュール内の主記憶(ローカル
メモリ)に対するアクセス、自プロセッサモジュール内
のＩ／Ｏ装置(ローカルＩ／Ｏ)に対するアクセス、他プ
ロセッサモジュール内の主記憶(リモートメモリ)に対す
るアクセス、 他プロセッサモジュール内の Ｉ／Ｏ装置
(リモートＩ／Ｏ)に対するアクセスの４つがある。ロー
カルメモリアクセスは、メモリ制御装置によって処理さ
れるので、ローカルバス上に現れるアクセスとしては、
ローカルＩ／Ｏ，リモートメモリ，リモートＩ／Ｏの３
つとなる。従来では、リモートメモリに対するアクセス
を特定装置からのアクセスに限定する方式が主に用いら
れている。

【０００８】

【発明が解決しようとする課題】疎結合マルチプロセッ
サ構成の各プロセッサモジュールにおいて、メモリマッ
プドI／Oを提供するメモリ制御装置を用いて主記憶(リ
モートメモリ)にアクセスする場合、以下のような問題
があった。即ち、アドレス検出方式では、ローカルバス
においてメモリ制御装置自身が出力しないアドレス空間
にリモートメモリアドレス空間を割り当てているため、
同一構成をとるプロセッサモジュールを用いた場合、プ
ロセッサモジュール間で通信ができなかった。

【０００９】そして、ＣＳ方式では、選択的にＣＳ信号
をターゲットであるメモリ制御装置に出力する (例え
ば、特定アドレス・特定バスコマンドに対するアクセス
にＣＳ信号を出力する) 実現手段が無かったため、バス
マスタがリモートメモリをアクセスする場合は、リモー
トメモリアクセス可能な装置(直接メモリアクセス装置)
を介してアクセスしなければならず、直接バスマスタが
リモートメモリを参照できないという制約があった。

【００１０】また、アドレス検出方式またはＣＳ方式の
いずれの場合でも、メモリマップドＩ／Ｏ構成をとるプ
ロセッサが出力するアドレスから一意にアクセス先が決
定されるという利点がある反面、システムバスあるいは
ローカルバスに出力されるアドレスは排他的に割り当て
たアドレスとなるため、アドレス受信したメモリ制御装
置毎に独立したアドレス空間(例えば1番目のプロセッサ
モジュールは0x00000000〜0x00FFFFFF、 2番目のプロセ
ッサモジュールは0x01000000〜0x01FFFFFFと独立したア
ドレス空間)のみアクセス可能という制約があり、例え
ば 全てのプロセッサモジュールの先頭0x0番地の値を読
むといったことが不可能であった。 さらに、従来の
アドレス変換回路の、特開平7-200391号公報に開示され
る技術では、２つのバスの中間でバス上の全信号線を入
出力する必要があったため、回路規模が大きなものとな
っていた。

【００１１】従って、本発明の目的は、マルチプロセッ
サ構成のアドレスマッピング方式に関する従来技術の問
題点を克服し、アクセスに柔軟性を与え、回路規模の小
さいアドレス変換回路及びマルチプロセッサシステムを
提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
の本発明によるアドレス変換回路の特徴は、プロセッサ
と主記憶とローカルバスとを含むプロセッサモジュール
の一部を構成し、該プロセッサモジュールに接続したシ
ステムバスを介した、他の前記プロセッサモジュールに
含まれる前記主記憶へのメモリ参照に用いられるアドレ
ス変換回路において、前記システムバスと前記ローカル
バスとの間に、該システムバスまたは該ローカルバスの
バス状態に応じて、当該システムバスから出力される前
記アドレスの一部分を取り込み、該アドレスの一部分を
変換して前記ローカルバスに出力するアドレス一部分変
換手段を有することにある。

【００１３】そして、他の特徴は、前記アドレス一部分
変換手段は、前記システムバスまたは前記ローカルバス
のバス状態を検出してバス状態信号を出力する信号出力
手段と、該バス状態信号に基づきタイミングを計って前
記アドレスの一部分を変換する部分変換手段とからなる
点にある。 また、前記アドレス一部分変換手段は、
前記ローカルバスまたは前記システムバスから前記アド
レスが出力される同一バスクロック内に、前記アドレス
の一部分を変換して前記ローカルバスに出力するもので
あっても良い。

【００１４】さらに、上記目的を達成するアドレス変換
回路は、プロセッサとメモリ制御装置と主記憶とローカ
ルバスとを含むプロセッサモジュールの一部を構成し、
該プロセッサモジュールに接続したシステムバスを介し
た、他の前記プロセッサモジュールに含まれる前記主記
憶へのメモリ参照に用いられるアドレス変換回路におい
て、前記システムバス または前記ローカルバスのバス
状態を検出して バス状態信号を出力する手段と、該バ
ス状態信号に基づいて前記メモリ制御装置を選択するた
めの装置選択信号を出力する手段とを有するものであ
る。

【００１５】本発明によれば、アドレスの変換に必要な
ビットだけを引き込むので、回路規模が小さなものとな
り、また、全てのローカルバス上で同一となるようなリ
モートメモリアドレスに変換することも可能となり、柔
軟性に優れたアクセスが可能となる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照し説明する。図１は、本発明による一実
施例のアドレス変換回路を示す図である。疎結合マルチ
プロセッサシステムに本発明を適用した場合のマルチプ
ロセッサシステムの構成から本実施例のアドレス変換回
路を示したものである。マルチプロセッサシステムは、
プロセッサ１とメモリ制御装置２と主記憶３とＩ/Ｏ装
置４とバスブリッジ５とローカルバス１２とアドレス変
換回路100とを含んで構成された複数個のプロセッサモ
ジュール＃１，…，＃ｎと、各プロセッサモジュールの
相互に接続されるシステムバス１６とから成る。そし
て、本実施例のアドレス一部分変換手段としてのアドレ
ス変換回路100は、変換部110と変換制御部130とバスス
テートマシン部150とから構成される。また、本実施例
では、部分変換手段は変換部110と変換制御部130とに該
当し、信号出力手段はバスステートマシン部150に該当
する。

【００１７】図において、メモリ制御装置２は、 三叉
路構成をとり、プロセッサバス(ＰＢＵＳ)１０を介して
プロセッサ１と接続し、 メモリバス(ＭＥＭＢＵＳ)１
１を介して主記憶３と接続し、さらにローカルバス(Ｌ
ＢＵＳ)１２と接続する。メモリ制御装置２は、主記憶
３に対するプロセッサ１からのアクセス要求とローカル
バス１２からのアクセス要求を調停し、主記憶３にアク
セスする。また、本実施例におけるメモリ制御装置２
は、ローカルバス１２からのアクセスが特定アドレス
(または特定バスコマンド)に合致したときに、自身が選
択されたと認識するアドレス検出方式のメモリ制御装置
とする。

【００１８】なお、本実施例におけるローカルバス１２
と、システムバス１６とは同一仕様のバスであり、アド
レス・データの信号線が多重のマルチプレクス方式バス
とする。また、クロック同期式のバスであるとし、バス
クロックの立ち上がりでアドレス・データ・制御信号がバ
ス上の各装置に取り込まれるものとする。Ｉ／Ｏ装置４
はローカルバス１２に接続する。バスブリッジ５はシス
テムバス１６とローカルバス１２の双方で発生したアク
セスを、一方にのみ伝達するだけの機能を有するものと
する。すなわち、一方で出力されたアドレス・データ１
４(以下、ＡＤ１４)を、変換せずにそのまま他方のバス
に出力するものとする。

【００１９】アドレス変換回路100は、 ローカルバス１
２とバスブリッジ５の間に介在し、ＡＤ１４の一部は、
アドレス変換回路100の内部を通過し、バス制御信号１
５(以下、ＣＮＴ１５)の一部は、アドレス変換回路100
に接続する。なお、アドレス変換回路100は、 リモート
メモリの参照を許す各プロセッサモジュール毎に配置す
ればよく、予め接続するプロセッサモジュールの数を決
定する必要が無いため、プロセッサモジュールの拡張が
容易である。

【００２０】バスステートマシン部150は、 ＣＮＴ１５
からバス状態を検出して、変換制御部130に通知する。
即ち、バスステートマシン部150は、ローカルバスのバ
ス状態を検出してバス状態信号を出力するものである。
変換制御部130は、バスステートマシン部150から受信
するバス状態と現在のアドレスまたはバスコマンド(即
ち転送コマンド)から、 双方向信号であるＡＤ１４信号
の出力する方向を制御し、アドレスの一部分を変換すべ
きか否かを決定し 変換部110にそれぞれ指示する。変換
部110は、変換制御部130から受信したＡＤ１４の出力方
向とアドレス変換指示とをＡＤ１４に反映する。即ち、
変換制御部130と変換部110は、該バス状態信号に基づき
アドレスの一部分をタイミングを計って変換するもので
ある。

【００２１】以上を纏めると次の通りである。プロセッ
サ１と主記憶３とローカルバス１２はメモリ制御装置２
で 相互に接続する。 アドレス変換回路100はローカル
バス１２とシステムバス１６との間のＡＤ１４の一部分
をバイパスする。アドレス変換回路１００は変換部11
0、変換制御部130、バスステートマシン部150からな
り、バスステートマシン部150でローカルバス１２の状
態を監視し、変換制御部130でバス制御信号ＣＮＴ１５
とローカルバス１２の状態からアドレス変換の有無、変
換部110を通過する双方向ＡＤ信号の方向を決定する。
システムバス１６から到来したアクセスに対し、 アド
レス変換回路110によって変換されたアドレスをメモリ
制御装置２は認識し、主記憶３をアクセスするものであ
る。

【００２２】すなわち、本発明によるアドレス変換回路
の特徴は、プロセッサと主記憶を含む複数のプロセッサ
モジュールの相互が接続されるシステムバスを介して、
他のプロセッサモジュールに含まれる主記憶の参照を行
うマルチプロセッサシステムに用いられるアドレス変換
回路において、システムバスとプロセッサモジュール内
部のローカルバスとの間に、該システムバスまたは該ロ
ーカルバスのバス状態に応じて、システムバスから出力
されるアドレスの一部分を取り込み、アドレスの一部分
の内容を変更してローカルバスに出力するアドレス一部
分変換手段を設けることにある。

【００２３】換言すれば、本発明によるアドレス変換回
路は、システムバスまたはローカルバスのバス状態を検
出してバス状態信号を出力する手段と、該バス状態信号
に基づきアドレスの一部分の内容を変更するタイミング
を決定する手段とを有するものである。そして、バス状
態を検出する理由は、バス上の全信号を入出力する従来
技術であれば、一方のバスから全信号を取り込み、他方
のバスに自由なタイミングでアドレス・データを出力す
るが、本発明では一部の信号のみ変換する特徴のため
に、バスの動作と歩調を合わせて変換タイミングを決定
するからである。即ち、アドレス・データが多重のバス
では、同一バス上にアドレスとデータが現れるため、ア
ドレスが出力されるバス状態を検出し、その期間の間
に、一部の信号のアドレス変換を行うことが肝要である
からである。

【００２４】以下、アドレス変換回路100の詳細につい
て図に従い説明する。 図２は、図１のアド
レス変換回路における一実施例の変換部を示す図であ
る。図１に示したアドレス変換回路１００内の変換部11
0の内部構成を示している。変換部110は、アドレス・デ
ータ多重バスのビット幅がＮであるＡＤ１４のうち、一
部のＡＤ信号(14ａ，14ｂ)としてのｎビットを、入出力
バッファ(116ａ，116ｂ)を介して、引き込む。そして、
後述するように、バス状態に応じたタイミングで該引き
込んだ一部のＡＤ信号を変換するものである。ここで、
ｎ≦Ｎであり、変換部110はアドレスの変換に必要なｎ
ビットだけを引き込むことにより、全信号を入出力する
のに比べ、入出力信号線数を低減できる効果がある。す
なわち、回路規模が小さなものとなる。

【００２５】入出力バッファ(116ａ，116ｂ)などからな
る切替回路(選択回路)においては、ローカルバス１２か
らバスブリッジ５へ向かうＡＤ信号14ａは、変換を行わ
ないので、入力と出力を直結する。バスブリッジ５から
ローカルバス１２に向かうＡＤ信号14ｂには、途中にセ
レクタ112を通過させるように構成する。セレクタ112
は、一方の入力にはレジスタ111を接続し、他方の入力
には変換制御部130からのアドレス変換指示信号として
のＣＯＮＶＥＮ113を受け、 バスブリッジ５からのＡＤ
１４の一部信号14ｂの代わりにレジスタ111の値を出力
する。 また、変換部110は、 通過するＡＤ
１４の一部のＡＤ信号(14ａ，14ｂ)の方向を他のＡＤ１
４の方向と違わないように合わせるために、 変換制御
部130からのバッファ方向指示信号としてのＤＩＲＥＣ
ＴＩＯＮ114を受けて、 入出力バッファ116ａ，116ｂの
出力側バッファのＯＮ／ＯＦＦ制御を行うものである。

【００２６】すなわち、部分変換手段を構成する変換部
110は、バスステートマシン部150から出力されるバス状
態信号と、ローカルバスまたはシステムバスから出力さ
れるアドレスあるいはバスコマンドとを用いて変換制御
部130が出力するＤＩＲＥＣＴＩＯＮ114によって、入出
力バッファ116ａ，116ｂの出力側バッファのＯＮ／ＯＦ
Ｆ制御を実行すると言える。換言すれば、部分変換手段
としての変換部110は、バス状態信号と、ローカルバス
またはシステムバスから出力されるアドレスあるいはロ
ーカルバスのバスコマンドとから、入出力バッファの出
力側を制御するものであると言える。

【００２７】ここで、ＡＤ１４は双方向のバスであるの
で、バス上の装置間通信時におけるバッファの方向切り
替えの際に、バス上で出力バッファ衝突が発生しないよ
う緩衝時間を設ける必要があり、図２では、バスをハイ
インピーダンス制御するか否かを決定する信号としての
ＳＵＰＰＲＥＳＳ115を入力して 緩衝時間の設定を実現
する。変換制御部130からの指示としてのＳＵＰＰＲＥ
ＳＳ115により、全ての出力バッファをＯＦＦ、即ち、
バスをハイインピーダンス状態にして緩衝時間を設ける
ものである。

【００２８】すなわち、部分変換手段としての変換部11
0は、 アドレスの一部分を双方向に入出力するための対
向した入出力バッファを有し、入出力バッファの少なく
とも１方向の経路を通過するアドレスの一部分の内容を
変更するものである。なお、入出力バッファはバスに接
続する装置間で出力が衝突(バスファイト)しないように
するために設置しているものである。特に、アドレス・
データが多重のバスでは、アドレスとデータの出力され
る向きは一致しないこともあるため、双方向のバッファ
を用いる必要がある。この場合アドレスを変更するため
には、少なくとも変更すべきアドレスが流れる経路に変
更手段を挿入すべきである。

【００２９】図３は、図１のアドレス変換回路における
一実施例の変換制御部を示す図である。図１に示したア
ドレス変換回路100内の変換制御部130の内部構成を示
す。変換制御部130は、バスステートマシン部150とＡＤ
１４とバス制御信号ＣＮＴ１５とからの入力を受け、ア
ドレス変換の指示と、出力バッファ方向指示を変換部11
0に対して行うものである。

【００３０】変換制御部130は、ローカルバス１２上に
現れる３つのアクセス(ローカルＩ／Ｏ，リモートメモ
リ，リモートＩ／Ｏ)のうち、 ＡＤ１４および／または
バスコマンド(ＣＭＤ)15ａから、リモートメモリアクセ
スをローカルにある主記憶に対するアクセスに変換する
か否かを判定する。 変換制御部130は、リモートメ
モリのアドレス範囲か 判定するためにＡＤ１４をレジ
スタ132と比較器133で比較し、リモートメモリに対する
コマンドかを判定するためにＣＭＤ15ａをレジスタ134
と比較器135で比較して、これらの一致出力(ＲＭＡＣ
Ｃ)140を得る。

【００３１】また、ローカルバス１２側のローカルバス
上装置がバスマスタであり、ターゲット装置がシステム
バス１６側のシステムバス上装置(または、バスブリッ
ジ５)に対するリードアクセスならば、リードデータ受
信のためにデータの流れる向きがアドレスと逆方向とな
る。そこでバッファの方向を切り替える必要があるかを
判定するために、ＡＤ１４をレジスタ136と比較器137と
比較してシステムバスに対するアクセスかを判定し、Ｃ
ＭＤ15ａをレジスタ138と比較器139で比較しリードアク
セスかを判定し、 共に成立した場合にシステムバスに
対するアクセス(ＳＢＡＣＣ)141と判定する。

【００３２】さらに、システムバス１６からのアクセス
か否かを判定するために、バスマスタがシステムバス１
６であることを示す システムバス使用許可信号15ｂ(Ｓ
ＢＵＳＧＮＴ15ｂ)を入力する。さらにまた、 現在のバ
ス状態を表わすバス状態信号としてのＢＵＳＳＴ142を
バスステートマシン部150から受信する。 変換制御部1
30は、以上の入力信号の組み合わせから制御テーブル13
1にしたがって、アドレス変換の有無を表わすＣＯＮＶ
ＥＮ113と、バッファ方向を指示するＤＩＲＥＣＴＩＯ
Ｎ114とを生成する。さらに、方向切り替え検出回路143
は、バッファ方向の切り替えとＢＵＳＳＴ142の組み合
わせから、バスをハイインピーダンス制御するか否かを
決定するＳＵＰＰＲＥＳＳ115を生成する。

【００３３】すなわち、ローカルバスではリモートメモ
リアクセス、リモートＩ／Ｏアクセス、ローカルＩ／Ｏ
アクセスの三者が混在しているため、リモートメモリア
クセスのみアドレス変換するためには、ローカルバスの
バス状態を検出することや、ローカルバスに現れるバス
コマンド、アドレスからリモートメモリアクセスを判別
することが必要である。したがって、バス状態を検出す
る手段としての信号出力手段は、ローカルバスのバス状
態を監視するバスステートマシン部を有することが重要
である。

【００３４】さらに、部分変換手段の一方を構成する変
換制御部130は、 バスステートマシン部150から出力さ
れるバス状態信号と、 ローカルバスまたはシステムバ
スから出力される、アドレスあるいはバスコマンド(ま
たは、転送コマンド)とから、アドレスの一部分を変更
するか否かを決定するための、 ＣＯＮＶＥＮ113と、Ｄ
ＩＲＥＣＴＩＯＮ114と、ＳＵＰＰＲＥＳＳ115とを変換
部110に送信し、 他方を構成する変換部110に働きかけ
て、アドレスの一部分を変換すると言える。 換言すれ
ば、変換部110及び変換制御部130からなる部分変換手段
は、バス状態信号と、ローカルバスまたはシステムバス
から出力されるアドレスあるいはローカルバスのバスコ
マンドとに基づいて、アドレスの一部分を変換するタイ
ミングを決定するものであると言える。

【００３５】図４は、図１のアドレス変換回路における
一実施例のバスステートマシン部を示す図である。図１
に示したアドレス変換回路100内のバスステートマシン
部150の内部構成を示している。図５は、図４のバスス
テートマシン部における一実施例の遷移条件を示す図で
ある。図４において、バスステートマシン部150は、Ｃ
ＮＴ１５からの入力を受け、バス状態を検出して、変換
制御部130にＢＵＳＳＴ142を通知するものである。

【００３６】本実施例のバスステートマシン部150の内
部は、ステート監視部170とタイムアウト監視部171とか
らなる。 いずれの監視部(ステートマシン)も、バスク
ロックに同期して遷移し、各状態からの遷移条件が成立
しない限り前回の状態を保持するものとする。図５に示
したような遷移条件151〜160において、信号の上にバー
がついているもの(例えば、LBUSGNT)は、信号がアサー
トされない状態(即ち、論理「負」の状態)にあることを
示している。

【００３７】タイムアウト監視部171は、 バスアクセス
が開始してから一定時間以内にターゲット装置(図示省
略、後述するローカルバス上装置及びシステムバス上装
置)からの応答(ＤＥＶＳＥＬ)15ｈが無い場合に、タイ
ムアウトフェーズ(ＴＯ)をステート監視部170に通知す
る。 即ち、システムバス１６またはローカルバス１２
のバスがアドレス出力フェーズ(ＡＤＲＰＨ)のバス状態
にあるときに、バスアクセス開始信号(ＦＲＡＭＥ)15ｄ
がアサートされてから４バスクロック以内に応答が無い
場合には、タイムアウトフェーズ(ＴＯ)をステート監視
部170に通知する。

【００３８】ステート監視部170は、 システムバス１６
またはローカルバス１２のバス状態をＣＮＴ(バス制御
信号)15ａ〜15ｇから検出する。システムバス１６また
はローカルバス１２のバスは、最初アイドル(ＩＤＬＥ)
にある。ＩＤＬＥからいずれかのバス上装置がバス使用
許可 (ローカルバス上装置に対する使用許可：ＬＢＵＳ
ＧＮＴ15ｃ，システムバス上装置に対する使用許可：Ｓ
ＢＵＳＧＮＴ15ｂ) を得ると、アドレス出力フェーズ()
にバス状態は遷移する。アドレス出力フェーズのバス状
態からバスアクセス開始信号(ＦＲＡＭＥ)15ｄがアサー
トされると、バスコマンド(ＣＭＤ)15ａと、ＬＢＵＳＧ
ＮＴ15ｃかＳＢＵＳＧＮＴ15ｂ (どちらかのバス上装置
がバスマスタであるかを表わしている)とによって、状
態は分岐する。いずれの状態からも、バス終了条件157
が成立すると、ＩＤＬＥ状態に復帰する。そして、バス
状態に応じて、ＩＤＬＥ，ＡＤＲＰＨがバス状態信号と
してのＢＵＳＳＴ142となって、変換制御部130に送信さ
れるものである。

【００３９】図６は、図１のアドレス変換回路によるシ
ステムバスからのライトアクセスを示すタイミングチャ
ートである。本実施例によるアドレス変換のタイミング
チャートとして、システムバス１６上のシステムバス上
装置からメモリ制御装置２へのライトアクセスを示して
いる。ここで信号名の末尾に“＿Ｎ”が付加されている
ものは、負論理の信号線である。クロック１(ＣＬＯＣ
Ｋ１)で、 システムバス上装置に対するバス使用許可
(ＳＢＵＳＧＮＴ＿Ｎ)がアサートされ、クロック２で、
システムバス上装置(バスマスタとなっている)のバス使
用許可を認識し、 且つ、ＣＭＤ，ＦＲＡＭＥ＿Ｎ，Ａ
Ｄを駆動する。尚、システムバスはＳＹＳＢＵＳ、ロー
カルバスはＬＢＵＳと呼称する。

【００４０】ここで、アドレス変換回路100は、システ
ムバス上装置がバスアクセスを開始したことを検出し、
かつ、アドレス変換が必要と判定し、ＣＯＮＶＥＮ113
をアサートし、さらに、出力バッファの方向をＳ→Ｌ
(Ｓ，ＬはそれぞれＳＹＳＢＵＳ，ＬＢＵＳの頭文字)へ
切り替える。同時に、ＡＤＲＰＨのバス状態信号が、変
換制御部130に送信される。

【００４１】その結果、ローカルバス１２上のＡＤに
は、 ライトアクセスのための「変換後ＡＤ」200が現れ
る。 メモリ制御装置２は、変換後ＡＤ200とＣＭＤ(Ｗ)
を検出して、自身に対するライトアクセスと認識する。
その後のクロック３では、無変換のライトデータがロー
カルバス１２上に現れる。この時、バス状態信号はＡＤ
ＲＰＨの一部としてのＳＢＭＷとなっている。さらに、
クロック５で、 アドレス変換回路100はバス終了条件が
満たされたことを検出し、ＤＩＲＥＣＴＩＯＮ114を切
り替えてＬ→Ｓとする。

【００４２】図７は、図１のアドレス変換回路によるシ
ステムバスからのリードアクセスを示すタイミングチャ
ートである。本実施例によるアドレス変換のタイミング
チャートとして、システムバス上装置からメモリ制御装
置２へのリードアクセスを示している。クロック２まで
は、図６のライトアクセスの場合と同様に、ローカルバ
ス１２上のＡＤには、 リードアクセスのための「変換後
ＡＤ」210が出力され、メモリ制御装置２が自身に対する
アクセスと認識する。

【００４３】クロック３において、リードアクセスでは
アドレスとリードデータの出力装置が異なるため、 バ
ッファの出力方向ＤＩＲＥＣＴＩＯＮ114が切り替わ
る。さらに、バッファの切り替え緩衝時間を保証するた
めに、 ＳＵＰＰＲＥＳＳ115もアサートされる。その
後、クロック４のタイミングでリードデータが出力さ
れ、アドレス変換回路100はバス終了条件が満たされた
ことを検出する。以上の図１〜図７の説明内容から、本
発明によるアドレス変換回路の別の特徴は、アドレス一
部分変換手段としてのアドレス変換回路100が、 ローカ
ルバスまたはシステムバスからアドレスが出力される同
一バスクロック内に、アドレスの一部分を変換してロー
カルバスに出力するものであると言える。

【００４４】また、アドレス変換回路100は、システム
バス１６からの特定アドレス・特定バスコマンドによる
アクセスをリモートメモリアクセスと判定し、アドレス
を変換してローカルバス１２に出力するため、システム
バス上装置(バスマスタ)あるいは他プロセッサモジュー
ルのバス上装置(バスマスタ)は、直接リモートメモリを
参照できるようになっている。

【００４５】さらに、アドレス変換回路100により、 全
てのローカルバス上で同一となるような、リモートメモ
リアドレスに変換することも可能となり、例えば、全て
のリモートメモリ上のアドレス０番地のデータを相互に
参照する( すなわち、前述の先頭0x0番地の値を読む)こ
とも可能となる。すなわち、排他的なアドレス空間を有
効に利用できることに繋がり、柔軟性に優れたアクセス
が可能である。従って、図１に示す実施例のアドレス変
換回路を用いれば、アクセスに柔軟性があり、かつ、回
路規模の小さいマルチプロセッサシステムが提供され
る。

【００４６】次に、他の実施例のアドレス変換回路につ
いて説明する。図８は、本発明による他の実施例のアド
レス変換回路を示す図である。即ち、疎結合マルチプロ
セッサシステムにおけるアドレス変換回路の他の構成例
を示している。本実施例のマルチプロセッサシステムの
図１の実施例との違いは、メモリ制御装置２'とアドレ
ス変換回路100'とにある。 そして、本実施例のアドレ
ス変換回路100'は、変換制御部130'とバスステートマシ
ン部150とから構成される。 本アドレス変換回路100'
は、図１に示すアドレス変換回路100と比べて、変換部1
10がなくなり、変換制御部130'から装置選択のためのＣ
Ｓ信号180(即ち、装置選択信号)が出力されている点が
異なる。また、メモリ制御装置２'は、ＣＳ方式のメモ
リ制御装置である。

【００４７】ＣＳ信号180としては、変換制御部130'か
ら出力されるＣＯＮＶＥＮ113が利用される。図１の実
施例のＤＩＲＥＣＴＩＯＮ114およびＳＵＰＰＲＥＳＳ1
15は用いなくても可である。 そして、ＣＳ信号180は、
図１の実施例と同様に、特定アドレス・特定バスコマン
ドに対するシステムバスからのアクセスに対して、 メ
モリ制御装置２'を選択する。 そして、本実施例のアド
レス変換回路を用いれば、前述のアドレスの一部分を変
換する場合の効果は得られないが、マルチプロセッサシ
ステムの回路規模を小さくし該システムを簡便なものに
するに有効である。

【００４８】すなわち、本発明によるアドレス変換回路
の他の特徴は、プロセッサとメモリ制御装置と主記憶を
含む複数のプロセッサモジュールの相互が接続されるシ
ステムバスを介して、他のプロセッサモジュールに含ま
れる主記憶の参照を行うマルチプロセッサシステムに用
いられるアドレス変換回路において、システムバスまた
はローカルバスのバス状態を検出してバス状態信号を出
力する手段と、該バス状態信号に基づいてメモリ制御装
置を選択するための装置選択信号を出力する手段とを設
けることにある。

【００４９】換言すれば、本発明によるアドレス変換回
路は、システムバスまたはローカルバスのバス状態を検
出してバス状態信号を出力する手段としてのバスステー
トマシン部150と、 該バス状態信号に基づきプロセッサ
モジュール内のＣＳ方式のメモリ制御装置を作動させる
ＣＳ信号180を出力する手段としての変換制御部130’と
を有するにあると言える。また、本発明によるマルチプ
ロセッサシステムは、プロセッサとメモリ制御装置と主
記憶とローカルバスとを含み構成された複数個のプロセ
ッサモジュールの相互に接続されたシステムバスを介し
て、他のプロセッサモジュールに含まれた主記憶のメモ
リ参照を実行するに当たり、システムバスまたはローカ
ルバスのバス状態を検出してバス状態信号を出力する手
段と、該バス状態信号に基づいてメモリ制御装置を選択
する装置選択信号を出力する手段とを有するものと言え
る。

【００５０】そして、図１の実施例のアドレス変換回路
と同様に、バス状態を検出してバス状態信号を出力する
手段としてのバスステートマシン部150は、 ローカルバ
スの状態を監視することが望ましいと言える。さらに、
装置選択信号を出力する手段としての変換制御部130'
は、 バスステートマシン部150から出力されるバス状態
信号と、 ローカルバスまたはシステムバスから出力さ
れる「アドレス」または「バスコマンド(転送コマンド)」と
から、ＣＳ信号180を出力するか否かを決定するものが
望ましいと言える。

【００５１】上記いずれの実施例でも、バスブリッジ５
をシステムバス１６とローカルバス１２の間に介在させ
た例を取り上げたが、バスブリッジ５は存在しなくても
可であり、システムバス１６とローカルバス１２とが直
接接続されていても、本発明によるアドレス変換回路は
全く変更なく適用することができる。しかし、バスブリ
ッジ５があれば、バスブリッジ５をネットワーク装置で
置換して本アドレス変換回路を使用することにより、ネ
ットワークで結合されたプロセッサモジュール間でも主
記憶の相互参照が可能となる。

【００５２】尚、上記実施例におけるレジスタ111，13
2，134，136，138は、 変更の必要が無い場合にはハー
ド的に固定してもよい。また、上記実施例では、アドレ
ス・データ多重のマルチプレクスバスであったが、アド
レス・データがそれぞれ独立した構成のバスシステムで
も本発明の適用は可である。独立した構成の場合は、双
方向バッファの切り替え制御を簡略化できることより変
換制御部130は、 より簡便にすることが可能である。さ
らに、本発明によるアドレス変換回路は、バスブリッジ
の内部に予め組み込んでも良く、内部組込の場合であれ
ば、入出力バッファ回路・ピン等のハード的物量が削減
できるという利点がある。

【００５３】

【発明の効果】以上のように、本発明によれば、マルチ
プロセッサシステムにおいて、特定アドレス・特定バス
コマンドの場合に、リモートメモリアクセスを可能と
し、同一構成をとるプロセッサモジュール間で相互のメ
モリを直接参照できる、拡張性に優れ、回路規模の小さ
いアドレス変換回路を実現できる効果がある。

【図面の簡単な説明】

【図１】本発明による一実施例のアドレス変換回路を示
す図である。

【図２】図１のアドレス変換回路における一実施例の変
換部を示す図である。

【図３】図１のアドレス変換回路における一実施例の変
換制御部を示す図である。

【図４】図１のアドレス変換回路における一実施例のバ
スステートマシン部を示す図である。

【図５】図４のバスステートマシン部における一実施例
の遷移条件を示す図である。

【図６】図１のアドレス変換回路によるシステムバスか
らのライトアクセスを示すタイミングチャートである。

【図７】図１のアドレス変換回路によるシステムバスか
らのリードアクセスを示すタイミングチャートである。

【図８】本発明による他の実施例のアドレス変換回路を
示す図である。

【符号の説明】

１…プロセッサ、２，２'…メモリ制御装置、３…主記
憶、４…Ｉ／Ｏ装置、５…バスブリッジ、１０…プロセ
ッサバス、１１…メモリバス、１２…ローカルバス、１
４…アドレス・データ(ＡＤ)、14ａ，14ｂ…ＡＤ信号、
１５…バス制御信号(ＣＮＴ)、１６…システムバス、10
0，100'…アドレス変換回路、110…変換部、130，130'
…変換制御部、150…バスステートマシン部、170…ステ
ート監視部、171…タイムアウト監視部 180…ＣＳ信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒沢 憲一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 桝井 晃二 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 大橋 章宏 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 長山 久雄 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】プロセッサと主記憶とローカルバスとを含
   むプロセッサモジュールの一部を構成し、該プロセッサ
   モジュールに接続したシステムバスを介した、他の前記
   プロセッサモジュールに含まれる前記主記憶へのメモリ
   参照に用いられるアドレス変換回路において、 前記システムバスと前記ローカルバスとの間に、該シス
   テムバスまたは該ローカルバスのバス状態に応じて、当
   該システムバスから出力される前記アドレスの一部分を
   取り込み、該アドレスの一部分を変換して前記ローカル
   バスに出力するアドレス一部分変換手段を有することを
   特徴とするアドレス変換回路。
2. 【請求項２】請求項１において、 前記アドレス一部分
   変換手段は、 前記システムバスまたは前記ローカルバ
   スのバス状態を検出してバス状態信号を出力する信号出
   力手段と、該バス状態信号に基づきタイミングを計って
   前記アドレスの一部分を変換する部分変換手段とからな
   ることを特徴とするアドレス変換回路。
3. 【請求項３】請求項１において、前記アドレス一部分変
   換手段は、前記ローカルバスまたは前記システムバスか
   ら前記アドレスが出力される同一バスクロック内に、前
   記アドレスの一部分を変換して前記ローカルバスに出力
   することを特徴とするアドレス変換回路。
4. 【請求項４】請求項２において、前記信号出力手段は、
   前記ローカルバスのバス状態を監視することを特徴とす
   るアドレス変換回路。
5. 【請求項５】請求項２において、前記部分変換手段は、
   前記バス状態信号と、前記ローカルバスまたは前記シス
   テムバスから出力される前記アドレスあるいは前記ロー
   カルバスのバスコマンドとに基づいて、前記タイミング
   を決定することを特徴とするアドレス変換回路。
6. 【請求項６】請求項２において、前記部分変換手段は、
   前記アドレスの一部分を双方向に入出力するための対向
   した入出力バッファを有し、該入出力バッファの少なく
   とも１方向の経路を通過する前記アドレスの一部分を変
   換することを特徴とするアドレス変換回路。
7. 【請求項７】請求項６において、前記部分変換手段は、
   前記バス状態信号と、前記ローカルバスまたは前記シス
   テムバスから出力される前記アドレスあるいは前記ロー
   カルバスのバスコマンドとから、前記入出力バッファの
   出力側を制御することを特徴とするアドレス変換回路。
8. 【請求項８】プロセッサとメモリ制御装置と主記憶とロ
   ーカルバスとを含むプロセッサモジュールの一部を構成
   し、該プロセッサモジュールに接続したシステムバスを
   介した、他の前記プロセッサモジュールに含まれる前記
   主記憶へのメモリ参照に用いられるアドレス変換回路に
   おいて、 前記システムバス または前記ローカルバスのバス状態
   を検出して バス状態信号を出力する手段と、該バス状
   態信号に基づいて前記メモリ制御装置を選択するための
   装置選択信号を出力する手段とを有することを特徴とす
   るアドレス変換回路。
9. 【請求項９】請求項１ないし請求項８のいずれか１項記
   載のアドレス変換回路を用いたことを特徴とするマルチ
   プロセッサシステム。