JPH0256697B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の利用分野） 本発明は、デジタル処理装置の入出力制御方法
および装置に係り、特に少量多種の入力データを
処理する、電力系統保護リレー等に適用するに好
適な、マルチマイクロプロセツサを用いたデジタ
ル処理装置の入出力制御方法および装置に関す
る。

（発明の背景） 電力系統の保護リレーを、マルチマイクロプロ
セツサを用いたデジタル処理装置で構成する場合
は、良く知られているように、少量多種データを
高速に処理することが要求される。

すなわち、電力保護リレーにおいては、保護対
象である電力系統の事故による被害（機器損焼、
停電等）を最少とするため、系統事故を可及的瞬
時に検出し、遮断器等に遮断指令を伝達して事故
系統を除去しなければならず、このためには、各
種データの高速処理が必要となる。

通常、前述のデジタル処理装置としては、マイ
クロプロセツサを中心に、メモリ及び入出力装置
等で構成された、いわゆるマイクロコンピユータ
が広く用いられている。

このデジタル処理装置に高速処理能力を付与す
る方法には、種々の手法が考えられるが、その一
つとしてマルチマイクロプロセツサシステムがあ
る。このようなマルチマイクロプロセツサについ
ては、Ｙ・ペイカー著、渡辺豊英他訳「マルチマ
イクロプロセツサシステム」（啓学出版社、1984
年）の第28頁〜第31頁等において論じられてい
る。

保護リレーは、その目的上、装置の信頼性が重
要であることから、そのデジタル処理装置にも高
信頼性が要求される。このため、複雑な構成によ
らず、なるべくシンプルな構成とし、部品点数も
なるべく少くして、その固有信頼度を高めた処理
装置が要求されている。

第４図は従来のデジタル保護リレーの構成を示
すブロツク図である。

図中、２２及び２３は、それぞれ、演算処理を
実旋するＡ及びＢ演算部であり、図からも容易に
分るように、両演算部は同じブロツク構成となつ
ている。

１及び６は、マイクロプロセツサ等で構成され
る演算ユニツト、２及び７は双方向性のバスバツ
フア、４及び９はメモリである。また、５及び１
０はアドレス、データ、及びコントロール信号等
を伝送するための局所バスであり、３及び８は制
御部である。

また、第４図において、１７は共有バスであり
５及び１０と同様に、アドレス、データ及びコン
トロール信号等を伝送するように構成されてい
る。１８は入力装置、１９は出力装置、１２，１
５は制御信号線、１３，１６は入出力制御信号
線、２４，２５は制御信号線、２８は共通メモ
リ、２９は共通制御部である。

次に、第４図の装置の動作を、第５図を参照し
て説明する。

なお、第５図において、Ａは、例えば送電線の
電圧波形（例えば、ａ相）のような入力信号波
形、Ｂは入力装置１８によるデータサンプリング
とＡ／Ｄ変換のタイミング、ＣおよびＤはＡ演算
部２２およびＢ演算部２３による入力取込みおよ
び出力のタイミング、Ｅは出力装置１９による出
力のタイミングをそれぞれ示している。また、Ｂ
〜Ｅは、Ａに示した時刻t₀からt₅₁までの部分を拡
大して示すものである。

Ａ演算部２２およびＢ演算部２３は、それぞれ
独立しており、通常のマイクロコンピユータと同
様の動作をする。入力装置１８は、入力データで
ある送電線の電圧波形（例えば、ａ相）を、時刻
t₀〜t₁においてサンプリングし、Ａ／Ｄ変換す
る。

なお、ここでは、説明の便宜と簡略化のため
に、入力データは送電線のａ相電圧波形であると
しているが、当業者には容易に理解されるよう
に、実際は他のｂ，ｃ相および零相電圧、あるい
は電流波形についても、同様のサンプリング、
Ａ／Ｄ変換が同時間内に行なわれる。

前記のようにＡ／Ｄ変換された入力データは、
共有バス１７および局所バス５，１０を介して、
時刻t₁〜t₂の間にＡ演算部２２のメモリ４へ、ま
た時刻t₂₁〜t₂₂の間にＢ演算部のメモリ９へそれ
ぞれ取込まれる。

Ａ演算部２２およびＢ演算部２３のメモリ４お
よび９には、良く知られているように所定のプロ
グラムが記憶されているので、演算ユニツト１お
よび６は、前記プログラムおよび入力データに基
づいて所定の演算を実行する。

そして、それぞれの演算部における演算結果
は、Ａ演算部２２については時刻t₃₁〜t₃₂の間に、
またＢ演算部２３については時刻t₄₁〜t₄₂の間に、
前記バス５，７および１７を介して、共有メモリ
２８へ一旦記憶される。

その後、前記演算結果は、共有メモリ２８から
共有バス１７および出力装置１９を介して、外部
装置へ出力される。共通制御部２９は、以上に述
べた各部の動作およびそのタイミングを制御す
る。

前述の従来装置では、つぎのような問題点や欠
点があつた。

(1) 共有バス１７上での競合をさけるために、Ａ
演算部２２およびＢ演算部２３によるバス使用
状況を監視し、その使用、専有をコントロール
するための共通制御部２９を必要とするばかり
でなく、第５図の波形ＤやＥから明らかなよう
に、入力の取込みや演算結果の出力時に、待ち
時間を必要とする。したがつて、全体的な処理
時間の短縮化に限度があり、また構成も複雑化
して信頼性の低下を生じ易い。

(2) 両演算部の演算結果を統合して１データ（１
語）として出力することが望まれる場合、共有
メモリ２８に一旦記憶した後に出力することに
なるので、この面からも処理時間の短縮化や信
頼性向上が妨げられる。

（発明の目的） 本発明は上記した点に鑑み、簡単な構成の変更
だけで、デジタル保護リレー等に適用するに好適
な、マルチマイクロプロセツサ方式による、デジ
タル処理装置の入出力制御方法および装置を提供
することを目的とする。

（発明の概要） 上記の目的を達成するため、本発明では、保護
リレーは、その性格上、少量・多種データを演算
することに着目し、共有バス上に１組の入出力装
置及びそれぞれが演算ユニツト（マイクロプロセ
ツサ）及びメモリからなる複数の演算部を配置
し、データ入出力等の共通処理はいずれか１つの
演算部のみで実旋し、一方入力データの演算処理
は各演算部が独立に実旋するようにしたことを特
徴としている。

また本発明は、各演算部のメモリのアドレス構
成が入力処理時には同一アドレス領域となり、ま
た出力処理時には重複のない別個のアドレス領域
となるように切替制御されるようにした点に特徴
がある。

さらに、本発明は、前記演算部が、共有バスと
局所バスとの接続部に配置された双方向性バスバ
ツフアと、前記演算ユニツト、双方向性バスバツ
フア、および制御部間に設けられた制御信号線
と、前記制御部、局所バス間に設けられた入出力
制御信号線と、前記制御部およびメモリ間に設け
られたアドレス切替信号線とを具備し、また各演
算部の制御部相互間には制御信号線が設けられた
点に特徴がある。

（発明の実旋例） 以下、図面を参照して、本発明を詳細に説明す
る。

第１図は本発明の一実旋例のブロツク図であ
る。なお、同図において、第４図と同一の符号
は、同一または同等部分をあらわしている。

第４図との対比から明らかなように、この実旋
例は、第４図の従来例から共有メモリ２８および
共通制御部２９を除去し、アドレス切替信号線１
１，１４および制御信号線２６，２７を追加した
ものに相当する。

つぎに、第２図および第３図を参照して前記実
旋例の動作を説明する。

ここでは、説明の便宜上、Ａ演算部２２が共通
演算処理を実旋するものであり、またそれぞれの
バス間、すなわち、局所バス５，１０、共有バス
１７相互間は分離状態にあるものとする。

制御部３は、予めメモリ４に記憶されたプログ
ラムに従い、局所バス５および入出力制御信号線
１３を介する信号によつて制御される。

入力処理を実旋する場合には、「入力処理開始」
のプログラムが実行されたことを判断し、まず前
記制御部３からＢ演算部２３の制御部８に向け
て、制御信号が、制御信号線２４を介して伝送さ
れる。

これを受けた制御部８は、演算ユニツト６に対
し、「演算動作中断」の指令を、制御信号線２５
により与え、一連の演算処理を中止させる。この
時、演算ユニツト６は、その演算処理の中止と同
時に、局所バス１０を分離するように動作する。

制御部８は、以上の状態が確認された時点で、
双方向性バスバツフア７に、「共有バス１７と局
所バス１０とを接続せよ」との指令を、制御信号
線１５により与える。その結果、局所バス１０は
共有バス１７と同じ動作ができるようになる。

以上の指令が全て実行完了した時点で、制御部
８は、このことを制御信号線２５により制御部３
に報知する。制御部３は、制御信号線２５上の信
号により、以上の状態を確認した後、制御信号線
１２を介して、双方向バスバツフア２に対して、
Ｂ演算部２３の場合と同様に、「局所バス５と共
有バス１７とを接続せよ」との指令を与える。

以上の動作により、入力装置１８、出力装置１
９及びＢ演算部２３内のメモリ９は全て、演算ユ
ニツト１の制御を受けることができる状態にな
る。

次に入力処理について説明する。入力処理は、
一般のマイクロコンピユータシステムの場合と同
様、入力プログラムに基づいて、演算ユニツト１
により、局所バス５、双方向性バスバツフア２、
及び共有バス１７を介して、入力装置１８に入力
指令を与えることで開始される。

前記入力装置１８から取込まれ、必要に応じて
Ａ／Ｄ変換された入力データは、入力指令とは逆
に、共有バス１７、双方向性バスバツフア２、及
び局所バス５を介して、演算ユニツト１内に設け
られている１時レジスタ（図示せず、なお一般に
は、アキユムレータとも呼ばれる）にまず取り込
まれる。

次に、演算ユニツト１の前記１時レジスタに取
り込まれた入力データは、メモリ４及びメモリ９
に同時に記憶される。この時の記憶動作が本発明
の特徴の１つとなるものであり、その動作は次の
様に行なわれる。

メモリ４及び９の、入力処理時のアドレス構成
を第２図に示す。図中、第１図と同一の番号は同
一または同半部分を示している。また、図の実線
で示したアドレス領域は、各メモリ４，９に対す
る、書込み（入力処理）時のアドレスを示してい
る。

この図から明らかなように、２つのメモリ４，
９が、同一アドレス領域（図示の例では＄1000〜
＄1FFF）となるように制御されていることが、
本発明の１つの大きな特徴である。

書込み動作時には、前記したように、局所バス
５及び１０、共有バス１７は全て接続されている
ため、演算ユニツト１の１時レジスタに取り込ま
れているデータを、通常の書込み動作により、メ
モリ５及び９の同一アドレスに同時に書込むこと
ができる。

前述の書込み動作は、入力すべきデータの全て
について繰り返し実行され、それらは、一回の入
力及び書込み動作により、Ａ、Ｂ両演算部２２，
２３のそれぞれのメモリの同一アドレスに書込ま
れることになる。

以上のデータ入力処置が完了した時点で、制御
部３及び８は、バス分離動作を実旋するプログラ
ムにより、そしてまた演算ユニツト１の指令によ
り、局所バス５及び１０と共有バス１７を分離さ
せると共に、前記入力および書込み動作中、その
動作を中断していた演算ユニツト６に演算処理再
開の指令を与える。

以上説明した動作により、両演算部２２，２３
には、同一データが同時に入力され、その後は、
それぞれ別々または同一のプログラムにしたがつ
て、各演算ユニツト１および６により並列処理が
実行される。

次に、出力処理時の動作を説明する。

局所バス５及び１０と共有バス１７との結合
は、前記説明と同様に実行されるが、出力処理時
には、後で詳述するように、メモリ４及び９のア
ドレスの割付が異なるように制御される。このこ
とが、本発明の第２の大きな特徴である。

出力処理時の動作が前記入力処理と異なるの
は、出力すべきデータが、Ａ演算部２２及びＢ演
算部２３での演算処理結果として、それぞれのメ
モリ４，９に別個に、しかも演算ユニツト１から
みて相異なるアドレスに格納されていることであ
る。

メモリ４及び９のアドレス割付を異ならせるた
めの制御は、以下の様な手順で行なわれる。

第１図の制御部８は、この出力処理時には、メ
モリ９に対する読出しモードであることを、局所
バス１０よりの入出力制御信号線１６上の信号に
よつて認知し、メモリ９に対するアドレス切替信
号線１４上に、アドレス切替信号を出力する。

この時のアドレス切替状態を、第２図に、模式
的に破線で示す。すなわち、物理的（ハード的）
には同一のメモリが、演算ユニツト１よりの読出
し時には、データ入力時とは異なる、別のアドレ
ス領域に見えるようにする。すなわち、例えば、
データ入力時に＄1000〜＄1FFFであつたアドレ
ス領域が、出力処理時には＄2000〜＄2FFFのア
ドレス領域に見えるようにする。

このようなアドレス切替の結果、出力処理は、
演算ユニツト１のみの制御により、ＡおよびＢ演
算部それぞれの演算処理結果を、時系列的に、か
つ待時間無しに連続して出力装置１９に出力でき
ることになる。

以上に説明した本発明の動作を時系列的に示し
たのが、第３図のタイムチヤートである。

この図において、第５図と同一の符号は、同一
または同等部分をあらわしている。第５図に関し
て前述したように、時刻t₀からt₁の間に必要な入
力データのサンプリングおよびＡ／Ｄ変換が実行
される。

時刻t₁〜t₂の時間はデータ入力処理のタイミン
グである。この時間帯では、前の動作説明で述べ
たように、Ａ演算部２２の演算ユニツト１がメモ
リ４および９の両方にアクセス可能となり、Ａ及
びＢ演算部のメモリ４，９に同時に、また同一ア
ドレスにその入力データが取り込まれる。

t₂は、入力処理が終了した時点である。その
後、Ａ及びＢ演算部の両方が共に動作可能な状態
となり、それぞれ、時刻t₁〜t₂間で入力された同
一データを用いて、並行して保護リレー演算処理
等が実行される。

時刻t₃〜t₆の時間帯は出力処理期間であり、ま
ず、時刻t₃〜t₄でＡ演算部２２の出力処理、時刻
t₄〜t₆でＢ演算部２３の出力処理が、連続して、
かつ待時間無しに実行される。

なお、以上では、演算部が２つの例について説
明したが、２つ以上の演算部を用いたシステムで
も同様の制御、すなわち、入出力動作時には、い
ずれか１つの演算部が、すべての演算部のメモリ
にアクセスしてこれを制御するようにし、残りの
演算部については、実旋例で説明したのと同様
に、その動作を中断させることにより、入出力共
通・演算処理並行のマルチマイクロプロセツサシ
ステムが構成できることは言うまでもない。

又、第１図の実旋例では、共通入出力処理を特
定の（固定の）演算部で実旋するものとして説明
したが、共有バス１７に接続された複数の演算部
のうちの任意の１つで、前記共通入出力処理が実
旋できるようにすることは、当業者にとつては容
易であり、本発明の本質を失うものではない。

すなわち、例えば第１図において、Ｂ演算部２
３が共通入出力処理の制御を行なうようにするこ
ともできる。もつともこの場合には、制御部３と
メモリ４との間に、アドレス切替信号線１１を設
けることが必要である。

（発明の効果） 以上の説明から明らかなように、本発明によれ
ば、シンプルなシステム構成で、つぎのような優
れた効果が達成される。

(1) すべての演算ユニツトのメモリへの入力デー
タの書き込み、およびそこからの演算結果出力
を、特定の１つの演算ユニツトで制御するの
で、 (イ) 共有バスの使用状態の監視やその使用、専
有をコントロールする手段、および共有メモ
リが不要となつて、構成が簡略化され、信頼
性が向上されると共に、 (ロ) 共有バス上での競合による待ち時間がなく
なつて、全体的な演算処理速度が向上し、さ
らに (ハ) 複数の演算部における演算結果を統合して
１データとして出力すること（例えば、Ａ演
算部２２の出力を上位８ビツトとし、Ｂ演算
部２３の出力を下位８ビツトとして両者を合
成し、16ビツトの１データとして出力した
り、メモリに記憶すること）が容易に可能と
なり、この面からも処理時間の短縮化を実現
することができる。

(2) 共有バスに接続される、演算部を増設するこ
とによつて、より一層の高速化、高機能化をは
かることが容易である。

(3) 出力処理を単一の演算部で行なうので、各演
算部で得られた演算結果の合理性チエツクや多
数決論理演算などが、容易に行なえるようにな
る。

【図面の簡単な説明】

第１図は本発明の一実旋例のブロツク図、第２
図は本発明におけるメモリのアドレス切替を説明
するための概略図、第３図は本発明の動作を示す
タイムチヤート、第４図は従来のデジタル処理装
置の一例を示すブロツク図、第５図は前記従来装
置の動作を示すタイムチヤートである。 １，６……演算ユニツト、２，７……双方向性
バスバツフア、３，８……制御部、４，９……メ
モリ、５，１０……局所バス、１１，１４……ア
ドレス切替信号線、１７……共有バス、１８……
入力装置、１９……出力装置、２２……Ａ演算
部、２３……Ｂ演算部、２４，２５……制御信号
線。

Claims (1)

1. 【特許請求の範囲】 １ 共有バスと、 前記共有バスに接続された入力装置および出力
   装置と、 それぞれがマイクロプロセツサ等の演算ユニツ
   ト、プログラムおよび処理データ等を格納するメ
   モリ、前記演算ユニツトとメモリと前記共有バス
   相互間に設けられた局所バス、ならびに前記演算
   ユニツト、メモリ、局所バスの動作を制御する制
   御部よりなり、前記共有バスに接続された複数の
   演算部とを具備したデジタル処理装置の入出力制
   御方法であつて、 入出力処理時には、前記複数の演算部のうちの
   １つに含まれる演算ユニツトが、他の演算部のメ
   モリにアクセス可能にされると共に、 前記他の演算部の演算ユニツトはその動作を中
   断され、かつ 各演算部のメモリのアドレス構成が、入力処理
   時には同一アドレス領域となり、また出力処理時
   には重複のない別個のアドレス領域となるように
   切替制御されることを特徴とするデジタル処理装
   置の入出力制御方法。 ２ 前記複数の演算部のうちの１つは、予め指定
   された固有特定のものであることを特徴とする前
   記特許請求の範囲第１項記載のデジタル処理装置
   の入出力制御方法。 ３ 前記複数の演算部のうちの１つは、デジタル
   処理装置の動作状態に応じて、適宜に選定される
   ことを特徴とする前記特許請求の範囲第１項記載
   のデジタル処理装置の入出力制御方法。 ４ 共有バスと、 前記共有バスに接続された入力装置および出力
   装置と、 それぞれがマイクロプロセツサ等の演算ユニツ
   ト、プログラムおよび処理データ等を格納するメ
   モリ、前記演算ユニツトとメモリと、前記共有バ
   ス相互間に設けられた局所バス、ならびに前記演
   算ユニツト、メモリ、局所バスの動作を制御する
   制御部よりなり、前記共有バスに接続された複数
   の演算部とを具備したデジタル処理装置の入出力
   制御装置であつて、 さらに、前記演算部が、 共有バスと局所バスとの接続部に配置された双
   方向性バスバツフアと、 前記演算ユニツト、双方向性バスバツフア、お
   よび制御部間に設けられた制御信号線と、 前記制御部と局所バス間に設けられた入出力制
   御信号線と、 前記制御部とメモリ間に設けられたアドレス切
   替信号線とを具備し、 各演算部の制御部相互間には制御信号線が設け
   られたことを特徴とするデジタル処理装置の入出
   力制御装置。