JPS5856885B2 - アドレス制御方式 - Google Patents
アドレス制御方式Info
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- JPS5856885B2 JPS5856885B2 JP5930579A JP5930579A JPS5856885B2 JP S5856885 B2 JPS5856885 B2 JP S5856885B2 JP 5930579 A JP5930579 A JP 5930579A JP 5930579 A JP5930579 A JP 5930579A JP S5856885 B2 JPS5856885 B2 JP S5856885B2
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- JP
- Japan
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- address
- area
- control
- register
- processor
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Description
【発明の詳細な説明】
本発明はアドレス制御方式に関し、特に外部回路に対し
複数本のアドレスバス線により一連のアドレッシングを
行ない複数本のデータバスをもつ汎用プロセッサを使用
した制御装置において、そのプロセッサのもつアドレス
空間の特定領域を複数に定義づけることによりプログラ
ムによるアドレスの作成を容易にするアドレス制御方式
に関する。
複数本のアドレスバス線により一連のアドレッシングを
行ない複数本のデータバスをもつ汎用プロセッサを使用
した制御装置において、そのプロセッサのもつアドレス
空間の特定領域を複数に定義づけることによりプログラ
ムによるアドレスの作成を容易にするアドレス制御方式
に関する。
例えば、第１図に示す如く、ｍ本のデータバス線及びｎ
本のアドレスバス線をもつ１台の汎用のプロセッサ１を
使用して複数個の入出力回路（以下ＩＯという）２−０
乃至２−Ｎをプログラム制御する制御装置においては、
アドレスバスにより定義づけられる。
本のアドレスバス線をもつ１台の汎用のプロセッサ１を
使用して複数個の入出力回路（以下ＩＯという）２−０
乃至２−Ｎをプログラム制御する制御装置においては、
アドレスバスにより定義づけられる。
第２図に示す如き一連の連続したアドレス空間をメモリ
４及び各ｌ０２−Ｑ乃至２−Ｎに対してそれぞれ割当て
ることが行なわれる。
４及び各ｌ０２−Ｑ乃至２−Ｎに対してそれぞれ割当て
ることが行なわれる。
そしてプロセッサ１はこれらの定義されたアドレスを基
にプログラムの格納されたメモリ４から命令を読出し、
又その命令により各ｌ０２−０乃至２−Ｎをアクセスし
制御動作を実行することが一般的に行なわれている。
にプログラムの格納されたメモリ４から命令を読出し、
又その命令により各ｌ０２−０乃至２−Ｎをアクセスし
制御動作を実行することが一般的に行なわれている。
ここで各ｌ０２−０乃至２−Ｎはそれぞれプロセッサ１
からアクセス可能な複数個のレジスタ５−１乃至５−ｎ
、６−１乃至６−ｎを有し、又、メモリ４には各ｌ０２
−〇乃至２−Ｎに対応してＳワードからなるプログラム
制御エリア４−１．・・・４−Ｎをもつ。
からアクセス可能な複数個のレジスタ５−１乃至５−ｎ
、６−１乃至６−ｎを有し、又、メモリ４には各ｌ０２
−〇乃至２−Ｎに対応してＳワードからなるプログラム
制御エリア４−１．・・・４−Ｎをもつ。
しかしこのような制御装置において、プログラムがある
ＩＯを制御するとき、そのＩＯ内のレジスタと該ＩＯに
対応するメモリ内の制御エリアとを交互（こアクセスす
ることが必要な場合、これらのレジスタと制御エリアと
のアドレスの割当てによってはプログラムにおけるアド
レス作成にかかる負荷が極めて大きくなる欠点がある。
ＩＯを制御するとき、そのＩＯ内のレジスタと該ＩＯに
対応するメモリ内の制御エリアとを交互（こアクセスす
ることが必要な場合、これらのレジスタと制御エリアと
のアドレスの割当てによってはプログラムにおけるアド
レス作成にかかる負荷が極めて大きくなる欠点がある。
例えば、ＩＯ２−０の制御エリア４−０及びレジスタ５
−１乃至５−ｎについて説明する。
−１乃至５−ｎについて説明する。
いま第２図のアドレス空間について示す如く、■０２−
〇の制御エリア＃０の先頭アドレスをａｐと定義し、レ
ジスタ群＃０の先頭アドレスをａ（ｌと定義したとき、
プログラムにて制御エリアをアクセスするときはａｐを
基準にしてアクセス・アドレスを演算し、次にレジスタ
５−１乃至５−ｎをアクセスするときにはａｑを基準に
してアクセス・アドレスを演算しなければならない。
〇の制御エリア＃０の先頭アドレスをａｐと定義し、レ
ジスタ群＃０の先頭アドレスをａ（ｌと定義したとき、
プログラムにて制御エリアをアクセスするときはａｐを
基準にしてアクセス・アドレスを演算し、次にレジスタ
５−１乃至５−ｎをアクセスするときにはａｑを基準に
してアクセス・アドレスを演算しなければならない。
そしてこのような演算を交互に行うことはプロセッサ１
のプログラムではステップ数の増大をまねく結果となり
、その結果、アドレスの作成にかかる負荷が大きくなり
、プログラム処理効率が低下するという欠点がある。
のプログラムではステップ数の増大をまねく結果となり
、その結果、アドレスの作成にかかる負荷が大きくなり
、プログラム処理効率が低下するという欠点がある。
したがって本発明はこのような欠点を改善したアドレス
制御方式を提供することを目的とするものであって、そ
のために本発明のアドレス制御方式では、複数本のデー
タバス線及び複数本のアドレスバス線をもつプロセッサ
とこれらのバス線に接続される複数の■０及びメモリを
有しこれらのＩＯをプログラム制御する制御装置におい
て、アドレス空間に割当られるＩＯに対する制御エリア
又はＩＯレジスタエリアのいずれかをアクセスする場合
絞制御エリアおよびＩＯエリアの双方に対して共通のア
ドレスを発生するアドレス発生手段と、送出されてくる
アドレス情報の特定の領域のアドレスを判定するアドレ
ス判定手段と、上記アドレス情報を上記制御エリア又は
ＩＯレジスタエリアのいずれか一方のアドレスに変換す
るアドレス変換手段と、プログラムにより制御されてア
ドレス変換手段への情報を提供する制御信号を発生する
制御信号発生手段と、上記プロセッサから送出されるア
ドレス情報及び上記アドレス変換手段から発生されるア
ドレス情報のいずれか一方を選択的に出力するアドレス
選択手段を設けることにより、制御エリアまたはＩＯレ
ジスタをアクセスする場合上記アドレス発生手段からの
共通のアドレス情報にもとづき上記制御エリアまたはＩ
Ｏレジスタのいずれか一方を正しくアクセス可能に構成
したことを特徴とする。
制御方式を提供することを目的とするものであって、そ
のために本発明のアドレス制御方式では、複数本のデー
タバス線及び複数本のアドレスバス線をもつプロセッサ
とこれらのバス線に接続される複数の■０及びメモリを
有しこれらのＩＯをプログラム制御する制御装置におい
て、アドレス空間に割当られるＩＯに対する制御エリア
又はＩＯレジスタエリアのいずれかをアクセスする場合
絞制御エリアおよびＩＯエリアの双方に対して共通のア
ドレスを発生するアドレス発生手段と、送出されてくる
アドレス情報の特定の領域のアドレスを判定するアドレ
ス判定手段と、上記アドレス情報を上記制御エリア又は
ＩＯレジスタエリアのいずれか一方のアドレスに変換す
るアドレス変換手段と、プログラムにより制御されてア
ドレス変換手段への情報を提供する制御信号を発生する
制御信号発生手段と、上記プロセッサから送出されるア
ドレス情報及び上記アドレス変換手段から発生されるア
ドレス情報のいずれか一方を選択的に出力するアドレス
選択手段を設けることにより、制御エリアまたはＩＯレ
ジスタをアクセスする場合上記アドレス発生手段からの
共通のアドレス情報にもとづき上記制御エリアまたはＩ
Ｏレジスタのいずれか一方を正しくアクセス可能に構成
したことを特徴とする。
以下本発明の一実施例を第３図乃至第５図にもとづき説
明する。
明する。
第３図は本発明のアドレス制御方式を使用したデータ処
理システムの概略図、第４図は本発明におけるプロセッ
サにより定義されたアドレス空間の説明図、第５図は第
３図に示すアドレス制御回路の具体的構成図である。
理システムの概略図、第４図は本発明におけるプロセッ
サにより定義されたアドレス空間の説明図、第５図は第
３図に示すアドレス制御回路の具体的構成図である。
図中、他国と同−符号部は同一部分を示し、１０はアド
レス制御回路、１１はアドレス判定回路、１２はアドレ
ス変換回路、１３はフリップ・フロップ、１４はアンド
回路、１５はマルチプレックス回路である。
レス制御回路、１１はアドレス判定回路、１２はアドレ
ス変換回路、１３はフリップ・フロップ、１４はアンド
回路、１５はマルチプレックス回路である。
アドレス判定回路１１はプロセッサ１から送出されたア
ドレス信号ＡＯ’乃至Ａ ｎ’のうち上位アドレスを検
出して該アドレスが第４図に示す制御エリア又はＩＯレ
ジスタエリアであるアドレス領域Ａ内のアドレスを指示
するものか否かを判定するものである。
ドレス信号ＡＯ’乃至Ａ ｎ’のうち上位アドレスを検
出して該アドレスが第４図に示す制御エリア又はＩＯレ
ジスタエリアであるアドレス領域Ａ内のアドレスを指示
するものか否かを判定するものである。
そしてもしもプロセッサ１から送出されたアドレス信号
ＡＯ′乃至Ａ ｎ’が上記アドレス領域Ａ内のアドレス
に対するものであると判定した場合に、上記アドレス判
定回路は論理「ｌ」を出力する。
ＡＯ′乃至Ａ ｎ’が上記アドレス領域Ａ内のアドレス
に対するものであると判定した場合に、上記アドレス判
定回路は論理「ｌ」を出力する。
アドレス変換回路１２は、プロセッサ１から送出された
ａｐを先頭アドレスとするアドレス信号ＡＯ′乃至Ａ
ｎ’を、ａｑをその先頭アドレスとするアドレス信号Ａ
Ｑ’乃至Ａ ｎ’に変換するものである。
ａｐを先頭アドレスとするアドレス信号ＡＯ′乃至Ａ
ｎ’を、ａｑをその先頭アドレスとするアドレス信号Ａ
Ｑ’乃至Ａ ｎ’に変換するものである。
フリップ・フロップ１３はプログラムにより制御される
ものであって、プロセッサ１から出力されたアドレス信
号がＩＯレジスタに対するアクセス時のときにあらかじ
めプログラムにより制御信号Ｓが論理「ｌ」となりその
結果フリップ・フロップ１３の出力Ｑ２が論理「１」と
なるように制御される。
ものであって、プロセッサ１から出力されたアドレス信
号がＩＯレジスタに対するアクセス時のときにあらかじ
めプログラムにより制御信号Ｓが論理「ｌ」となりその
結果フリップ・フロップ１３の出力Ｑ２が論理「１」と
なるように制御される。
マルチプレックス回路１５にはプロセッサ１から伝達さ
れたアドレス信号ＡＯ／乃至Ａ ｎ’とアドレス変換回
路１２から伝達されたアドレス信号部“乃至Ａｎ“とが
伝達される。
れたアドレス信号ＡＯ／乃至Ａ ｎ’とアドレス変換回
路１２から伝達されたアドレス信号部“乃至Ａｎ“とが
伝達される。
そしてアンド回路１４の出力信号に応じてプロセッサ１
から伝達されたアドレス信号ＡＯ／’乃至Ａ ｎ’また
はアドレス変換回路１２から伝達されたアドレス信号Ａ
Ｏ“乃至Ａｎ“のいずれか一方を選択的に出力するよう
に構成されている。
から伝達されたアドレス信号ＡＯ／’乃至Ａ ｎ’また
はアドレス変換回路１２から伝達されたアドレス信号Ａ
Ｏ“乃至Ａｎ“のいずれか一方を選択的に出力するよう
に構成されている。
本発明では、第４図に示す如く、プロセッサ１から発生
されるアドレス信号ＡＯ’乃至Ａ ｎ’により定義され
るアドレス空間即ちプログラムにより認識されるアドレ
ス空間において、ＩＯ２−０，・・・２−Ｎの制御エリ
ア及びＩＯレジスタエリアをアドレスａｐを先頭アドレ
スとする同一のアドレス領域Ａ内に共通エリアとして割
当てる。
されるアドレス信号ＡＯ’乃至Ａ ｎ’により定義され
るアドレス空間即ちプログラムにより認識されるアドレ
ス空間において、ＩＯ２−０，・・・２−Ｎの制御エリ
ア及びＩＯレジスタエリアをアドレスａｐを先頭アドレ
スとする同一のアドレス領域Ａ内に共通エリアとして割
当てる。
しかもこの際、制御エリアとそれに対応する番号のＩＯ
レジスタエリアとを同一領域に仮想的に割当てる。
レジスタエリアとを同一領域に仮想的に割当てる。
このとき制御エリアを構成するワード数が８ワードであ
り、■０レジスタエリアを構成するワード数がｔワード
であるとき、その大きい方のワード数で共通エリア１６
−０乃至１６−Ｎを構成するものである。
り、■０レジスタエリアを構成するワード数がｔワード
であるとき、その大きい方のワード数で共通エリア１６
−０乃至１６−Ｎを構成するものである。
もしもｔ ＞ ８とすれば、各共通エリア１６−０乃至
１６−Ｎはｔワードで構成されることになる。
１６−Ｎはｔワードで構成されることになる。
それ故、プロセッサ１からｌ０２−Ｑの制御エリア及び
ＩＯレジスタエリアは共通エリア１６−〇として定義さ
れ、ｌ０２−Ｎの制御エリア及び■０レジスタエリアは
共通エリア１６−Ｎとして定義されるものである。
ＩＯレジスタエリアは共通エリア１６−〇として定義さ
れ、ｌ０２−Ｎの制御エリア及び■０レジスタエリアは
共通エリア１６−Ｎとして定義されるものである。
次に本発明のアドレス制御方式の具体的動作について説
明する。
明する。
（１）ＩＯ制御エリアをアクセスする場合いま第３図に
おいてプロセッサ１がＩＯ２−０の制御エリアをアクセ
スする場合、アドレス信号として、アドレス領域Ａの先
頭アドレスａｐを先頭アドレスとするアドレス信号ＡＱ
’乃至Ａ ｎ’を発生する。
おいてプロセッサ１がＩＯ２−０の制御エリアをアクセ
スする場合、アドレス信号として、アドレス領域Ａの先
頭アドレスａｐを先頭アドレスとするアドレス信号ＡＱ
’乃至Ａ ｎ’を発生する。
このときフリップ・フロップ１３の出力は論理「０」に
制御されており、アンド回路１４はオフ状態にある。
制御されており、アンド回路１４はオフ状態にある。
したがって、アドレス判定回路１１が上記アドレス信号
Ａ Ｏ／乃至Ａ ｎ’につき領域Ａ内であることを検出
して出力信号論理ｒｌＪを発生しても、アンド回路１４
の出力は論理「０」である。
Ａ Ｏ／乃至Ａ ｎ’につき領域Ａ内であることを検出
して出力信号論理ｒｌＪを発生しても、アンド回路１４
の出力は論理「０」である。
アンド回路１４の出力が論理「０」のときマルチプレッ
クス回路１５はプロセッサ１の発生したアドレスバスＡ
Ｏ／乃至Ａ ｎ’をそのまま出力し、アドレスバスＡ
２に伝達される。
クス回路１５はプロセッサ１の発生したアドレスバスＡ
Ｏ／乃至Ａ ｎ’をそのまま出力し、アドレスバスＡ
２に伝達される。
そしてこれにより上記ｌ０２−０の制御エリアがアクセ
スされることになる。
スされることになる。
（２）ＩＯレジスタエリアをアクセスする場合次に上記
ｌ０２−Ｑのレジスタエリアをアクセスする場合には、
上記１）の場合と同様に、プロセッサ１からアドレス信
号としてアドレス領域Ａの先頭アドレスａｐを先頭アド
レスとするアドレス信号ＡＱ’乃至Ａ ｎ’を発生する
。
ｌ０２−Ｑのレジスタエリアをアクセスする場合には、
上記１）の場合と同様に、プロセッサ１からアドレス信
号としてアドレス領域Ａの先頭アドレスａｐを先頭アド
レスとするアドレス信号ＡＱ’乃至Ａ ｎ’を発生する
。
このときフリップ・フロップ１３の出力は論理ｒｌＪに
制御されており、アンド回路１４はオン状態にある。
制御されており、アンド回路１４はオン状態にある。
したがって、アドレス判定回路１１が上記アドレス信号
Ａ Ｏ／乃至Ａ ｎ’の先頭アドレスａｐを検出して出
力信号論理「ｌ」を発生すれば、上記アンド回路１４も
論理Ｉｌｌを発生しこれがマルチプレックス回路１５に
伝達される。
Ａ Ｏ／乃至Ａ ｎ’の先頭アドレスａｐを検出して出
力信号論理「ｌ」を発生すれば、上記アンド回路１４も
論理Ｉｌｌを発生しこれがマルチプレックス回路１５に
伝達される。
そしてこれによりマルチプレックス回路１５はアドレス
変換回路１２から伝達された出力信号を出力するように
動作する。
変換回路１２から伝達された出力信号を出力するように
動作する。
このとき上記アドレス変換回路１２は上記アドレス信号
ＡＱ’乃至Ａ ｎ’を、実際にレジスタエリアが割当て
られている先頭アドレスａ（ｌを先頭アドレスとする出
力信号ＡＯ“乃至Ａｎ“に変換するので、この結果該ア
ドレス変換回路１２から変換出力されたアドレス信号Ａ
Ｏ“乃至Ａｎ“がアドレスバスＡ２に伝達される。
ＡＱ’乃至Ａ ｎ’を、実際にレジスタエリアが割当て
られている先頭アドレスａ（ｌを先頭アドレスとする出
力信号ＡＯ“乃至Ａｎ“に変換するので、この結果該ア
ドレス変換回路１２から変換出力されたアドレス信号Ａ
Ｏ“乃至Ａｎ“がアドレスバスＡ２に伝達される。
かくして上記Ｉ Ｏ２−０のレジスタがアクセスされる
ことになる。
ことになる。
（３）ＩＯ制御エリア及びＩＯレジスタエリア以外のア
ドレスをアクセスする場合。
ドレスをアクセスする場合。
この場合には、プロセッサ１からアドレスバスＡ１に対
して伝達されるアドレス信号ＡＯ乃至Ａｎ“は領域Ａを
示さないのでアドレス判定回路１１は論理「０」を出力
することになる。
して伝達されるアドレス信号ＡＯ乃至Ａｎ“は領域Ａを
示さないのでアドレス判定回路１１は論理「０」を出力
することになる。
しかもフリップ・フロップ１３は論理ｒＯＪを出力する
。
。
それ故アンド回路１４は論理「０」を出力し、マルチプ
レックス回路１５はプロセッサ１から発生されたアドレ
ス信号ＡＯ’乃至Ａ ｎ’をそのままアドレスバスＡ２
に対してアドレス信号ＡＯ乃至Ａｎとして出力する。
レックス回路１５はプロセッサ１から発生されたアドレ
ス信号ＡＯ’乃至Ａ ｎ’をそのままアドレスバスＡ２
に対してアドレス信号ＡＯ乃至Ａｎとして出力する。
したがって以上説明した如く、本発明によればＩＯ制御
エリアをアクセスするときとＩＯレジスタエリアをアク
セスするときは、プロセッサ１から同一の先頭アドレス
を基にアドレス信号を発生させることができる。
エリアをアクセスするときとＩＯレジスタエリアをアク
セスするときは、プロセッサ１から同一の先頭アドレス
を基にアドレス信号を発生させることができる。
それ故上記の如＜ＩＯ制御エリアとＩＯレジスタエリア
を交互にアクセスする場合でもプロセッサ１から同一の
先頭アドレスを基にアドレス信号を発生してＩＯレジス
タエリアをアクセスするときのみフリップ・フロップを
セットすればよく、このためプログラムにおけるアドレ
ス作成にかかる負荷を極めて軽くすること・ができる。
を交互にアクセスする場合でもプロセッサ１から同一の
先頭アドレスを基にアドレス信号を発生してＩＯレジス
タエリアをアクセスするときのみフリップ・フロップを
セットすればよく、このためプログラムにおけるアドレ
ス作成にかかる負荷を極めて軽くすること・ができる。
なお以上の説明ではＩＯ制御エリアとＩＯレジスタエリ
アとの仮想的共通エリアの先頭アドレスをａｌ）として
説明したが、勿論ａＱでもよい。
アとの仮想的共通エリアの先頭アドレスをａｌ）として
説明したが、勿論ａＱでもよい。
そしてワード数ｔはＩＯ２−０乃至ｌ０２−Ｎのすべて
のエリアに対し共通である必要はない。
のエリアに対し共通である必要はない。
またフリツブ・フロップ１３を複数もつことにより３ヶ
以上のエリアを共有化することも可能になる。
以上のエリアを共有化することも可能になる。
第１図は従来の制御装置の説明図、第２図は実アドレス
空間の説明図、第３図は本発明のアドレス制御方式を使
用したデータ処理システムの概略図、第４図は本発明に
おけるプロセッサにより定義された仮想アドレス空間の
説明図、第５図はアドレス制御回路の具体的構成図であ
る。 図中、１はプロセッサ、２−０乃至２−Ｎは入出力回路
、４はメモリ、５−１乃至５−ｎ、６−１乃至６−ｎは
レジスタ、１０はアドレス制御回路、１１はアドレス判
定回路、１２はアドレス変換回路、１３はフリップ・フ
ロップ、１４はアンド回路、１５はマルチプレックス回
路をそれぞれ示す。
空間の説明図、第３図は本発明のアドレス制御方式を使
用したデータ処理システムの概略図、第４図は本発明に
おけるプロセッサにより定義された仮想アドレス空間の
説明図、第５図はアドレス制御回路の具体的構成図であ
る。 図中、１はプロセッサ、２−０乃至２−Ｎは入出力回路
、４はメモリ、５−１乃至５−ｎ、６−１乃至６−ｎは
レジスタ、１０はアドレス制御回路、１１はアドレス判
定回路、１２はアドレス変換回路、１３はフリップ・フ
ロップ、１４はアンド回路、１５はマルチプレックス回
路をそれぞれ示す。
Claims (1)
- １ 複数本のデータバス線及び複数本のアドレスバス線
をもつプロセッサとこれらのバス線に接続される複数の
入出力回路（以下ＩＯという）及びメモリを有しこれら
のＩＯをプログラム制御する制御装置において、アドレ
ス空間に割当られる■０に対する制御エリア又はＩＯレ
ジスタエリアのいずれかをアクセスする場合該制御エリ
ア及びＩＯエリアの双方に対して共通のアドレスを発生
するアドレス発生手段と、送出されてくるアドレス情報
の特定の領域のアドレスを判定するアドレス判定手段と
、上記アドレス情報を上記制御エリア又はＩＯレジスタ
エリアのいずれか一方のアドレスに変換するアドレス変
換手段と、プログラムにより制御されてアドレス変換手
段への情報を提供する制御信号を発生する制御信号発生
手段と、上記プロセッサから送出されるアドレス情報及
び上記アドレス変換手段から発生されるアドレス情報の
いずれか一方を選択的に出力するアドレス選択手段を設
けることにより、制御エリアまたはＩＯレジスタをアク
セスする場合に上記アドレス発生手段からの共通のアド
レス情報にもとづき上記制御エリアまたはｉ０レジスタ
のいずれか一方を正しくアクセス可能に構成したことを
特徴とするアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5930579A JPS5856885B2 (ja) | 1979-05-15 | 1979-05-15 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5930579A JPS5856885B2 (ja) | 1979-05-15 | 1979-05-15 | アドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153026A JPS55153026A (en) | 1980-11-28 |
| JPS5856885B2 true JPS5856885B2 (ja) | 1983-12-17 |
Family
ID=13109521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5930579A Expired JPS5856885B2 (ja) | 1979-05-15 | 1979-05-15 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856885B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819968A (ja) * | 1981-07-28 | 1983-02-05 | Omron Tateisi Electronics Co | アドレス指定方式 |
| JP6567746B2 (ja) * | 2018-09-03 | 2019-08-28 | 株式会社東芝 | クライアントシステム |
-
1979
- 1979-05-15 JP JP5930579A patent/JPS5856885B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153026A (en) | 1980-11-28 |
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