JPH0246970B2 - Memorikakuchohoshiki - Google Patents
MemorikakuchohoshikiInfo
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- JPH0246970B2 JPH0246970B2 JP17342179A JP17342179A JPH0246970B2 JP H0246970 B2 JPH0246970 B2 JP H0246970B2 JP 17342179 A JP17342179 A JP 17342179A JP 17342179 A JP17342179 A JP 17342179A JP H0246970 B2 JPH0246970 B2 JP H0246970B2
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- Japan
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- memory
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- 238000001514 detection method Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置（CPU）のメモリ容量
をアドレス線を増設することなく容易に拡張でき
るメモリ拡張方式に関するものである。
をアドレス線を増設することなく容易に拡張でき
るメモリ拡張方式に関するものである。
現在の16ビツトCPUのメモリ容量はアドレス
線16本の制限から最大64K語（216語）である。
このメモリ容量を増加させる場合、従来はアドレ
ス線を必要数追加し、それに基いてCPUの技術
的手順を決定し関連するハードウエア、ソフトウ
エアの開発を行なつてきた。たとえば、16ビツト
CPUで64K語以上のメモリ容量をもつものとして
はアドレス線を４本追加したもので、そのメモリ
容量は1M語（220＝64K語×16）である。第１図
はこの場合のメモリアドレスの範囲を示したもの
でＸ“00000”〜Ｘ“FFFFF”である。すなわち、
従来の64K語のメモリに比しアドレスビツトが増
すから、これを処理するためのハードウエア、ソ
フトウエアとも複雑なものとなる。かつ従来のも
のの流用はきかないから新たに作成しなければな
らない。
線16本の制限から最大64K語（216語）である。
このメモリ容量を増加させる場合、従来はアドレ
ス線を必要数追加し、それに基いてCPUの技術
的手順を決定し関連するハードウエア、ソフトウ
エアの開発を行なつてきた。たとえば、16ビツト
CPUで64K語以上のメモリ容量をもつものとして
はアドレス線を４本追加したもので、そのメモリ
容量は1M語（220＝64K語×16）である。第１図
はこの場合のメモリアドレスの範囲を示したもの
でＸ“00000”〜Ｘ“FFFFF”である。すなわち、
従来の64K語のメモリに比しアドレスビツトが増
すから、これを処理するためのハードウエア、ソ
フトウエアとも複雑なものとなる。かつ従来のも
のの流用はきかないから新たに作成しなければな
らない。
本発明の目的はアドレス線を増設することなく
ハードウエア、ソフトウエアとも容易に拡張でき
るメモリ拡張方式を提供することである。
ハードウエア、ソフトウエアとも容易に拡張でき
るメモリ拡張方式を提供することである。
前記目的を達成するため、本発明のメモリ拡張
方式は各々同一のアドレス空間が割付けられる複
数の単位メモリ空間を設けるとともに、これら単
位メモリ空間をアクセスするアクセス装置が出力
するアドレスが単位メモリ空間に割付けられるア
ドレス空間のうちの特定のアドレス空間であるこ
とを検出する検出手段と、この検出手段の検出出
力に基づいてアクセス装置の出力するアドレス値
をデコードして複数の単位メモリ空間のうちの１
つを選択するデコード手段とを具え、 アクセス装置の出力するアドレス値に応じて同
一アドレス空間が割付けられる単位メモリ空間を
切換えて使用するメモリ拡張システムを具える計
算機において、 インデツクスレジスタとして上記特定のアドレ
ス空間内の１つのメモリ参照アドレスに対応する
メモリ領域を指定し、 上記インデツクスレジスタに格納されたデータ
とダイレクトアドレスに対応するメモリ領域に格
納されたデータとの和を、分岐先アドレスとした
間接インデツクス形式の分岐命令の実行のため
に、上記インデツクスレジスタとして指定された
メモリ領域を指示するメモリ参照アドレスを上記
検出手段で検出するよう構成し、 上記分岐命令の実行において該検出手段の検出
出力に基づき上記デコード手段により複数の単位
メモリ空間のうちの１つを選択して単位メモリ空
間を切換え、 かつアクセス装置に、分岐命令で指示される分
岐先アドレスを用いて切換えられた単位メモリ空
間へのアクセスを行なわせることを特徴とするも
のである。
方式は各々同一のアドレス空間が割付けられる複
数の単位メモリ空間を設けるとともに、これら単
位メモリ空間をアクセスするアクセス装置が出力
するアドレスが単位メモリ空間に割付けられるア
ドレス空間のうちの特定のアドレス空間であるこ
とを検出する検出手段と、この検出手段の検出出
力に基づいてアクセス装置の出力するアドレス値
をデコードして複数の単位メモリ空間のうちの１
つを選択するデコード手段とを具え、 アクセス装置の出力するアドレス値に応じて同
一アドレス空間が割付けられる単位メモリ空間を
切換えて使用するメモリ拡張システムを具える計
算機において、 インデツクスレジスタとして上記特定のアドレ
ス空間内の１つのメモリ参照アドレスに対応する
メモリ領域を指定し、 上記インデツクスレジスタに格納されたデータ
とダイレクトアドレスに対応するメモリ領域に格
納されたデータとの和を、分岐先アドレスとした
間接インデツクス形式の分岐命令の実行のため
に、上記インデツクスレジスタとして指定された
メモリ領域を指示するメモリ参照アドレスを上記
検出手段で検出するよう構成し、 上記分岐命令の実行において該検出手段の検出
出力に基づき上記デコード手段により複数の単位
メモリ空間のうちの１つを選択して単位メモリ空
間を切換え、 かつアクセス装置に、分岐命令で指示される分
岐先アドレスを用いて切換えられた単位メモリ空
間へのアクセスを行なわせることを特徴とするも
のである。
以下本発明を実施例につき詳述する。
第２図は本発明で用いるメモリ配列を示す。同
図に示すように、たとえば64K語のメモリ空間
（00）１０0〜メモリ空間（15）１０15を横に配列
する。これらのメモリ空間をステージと称し、そ
のアドレスは従来と同様にＸ“0000”〜Ｘ
“FFFF”の範囲であり、そのほかにＸ“0000”〜
Ｘ“FFFF”のアドレスをもつ64K語のステージ
を選択する16本の信号線を用いる。この場合には
メモリ容量としては第１図と同じ1M語であるが、
アドレスとしては64K語のＸ“0000”〜Ｘ
“FFFF”の範囲で済み従来のハードウエア、ソ
フトウエア等が使用できる。
図に示すように、たとえば64K語のメモリ空間
（00）１０0〜メモリ空間（15）１０15を横に配列
する。これらのメモリ空間をステージと称し、そ
のアドレスは従来と同様にＸ“0000”〜Ｘ
“FFFF”の範囲であり、そのほかにＸ“0000”〜
Ｘ“FFFF”のアドレスをもつ64K語のステージ
を選択する16本の信号線を用いる。この場合には
メモリ容量としては第１図と同じ1M語であるが、
アドレスとしては64K語のＸ“0000”〜Ｘ
“FFFF”の範囲で済み従来のハードウエア、ソ
フトウエア等が使用できる。
本発明の原理を簡単に述べると、CPUからア
ドレス信号の１部にステージの選択部分をもたせ
特定のアドレス信号を出力することによりステー
ジを切替え、所定または任意のアドレスデータを
CPUにフエツチできるようにしたものである。
この場合ステージ数を増加し、ステージのプログ
ラム内容により次々と切替えて行けばいくらでも
拡張することが可能となるものである。
ドレス信号の１部にステージの選択部分をもたせ
特定のアドレス信号を出力することによりステー
ジを切替え、所定または任意のアドレスデータを
CPUにフエツチできるようにしたものである。
この場合ステージ数を増加し、ステージのプログ
ラム内容により次々と切替えて行けばいくらでも
拡張することが可能となるものである。
第３図は本発明の実施例の要部説明図である。
第２図に示した64K語の容量をもつステージを
選択する信号は16本のアドレス線により作られ
る。しかし、アドレス線に出力された出力パター
ンが実装された各ステージのメモリデータをアド
レスしてはならない。そこでＸ“0000”番地から
Ｘ“FFFF”番地のアドレス範囲の中でステージ
選択信号生成のため、特定のアドレス空間とし
て、たとえばＸ“FFF0”番地からＸ“FFFF”番
地を使用し、ステージ選択命令以外においてこれ
らのアドレスにおけるメモリの使用を禁止する。
Ｘ“FFF0”番地からＸ“FFFF”番地までの16語
は第２図に示す64K語の各メモリ空間の後端に位
置し、語数も16語と少ないので容量の減少は問題
とならない。
選択する信号は16本のアドレス線により作られ
る。しかし、アドレス線に出力された出力パター
ンが実装された各ステージのメモリデータをアド
レスしてはならない。そこでＸ“0000”番地から
Ｘ“FFFF”番地のアドレス範囲の中でステージ
選択信号生成のため、特定のアドレス空間とし
て、たとえばＸ“FFF0”番地からＸ“FFFF”番
地を使用し、ステージ選択命令以外においてこれ
らのアドレスにおけるメモリの使用を禁止する。
Ｘ“FFF0”番地からＸ“FFFF”番地までの16語
は第２図に示す64K語の各メモリ空間の後端に位
置し、語数も16語と少ないので容量の減少は問題
とならない。
第３図の回路は上述のステージの選択を行なう
ために用いられる。すなわち、CPU１１からの
アドレス信号とデータ信号は時分割され交互に双
方向性バスドライバ１２を介してデータバスが、
さらにラツチ回路１３を経てアドレスバスが前述
のステージ１０1〜１０15に与えられる。
ために用いられる。すなわち、CPU１１からの
アドレス信号とデータ信号は時分割され交互に双
方向性バスドライバ１２を介してデータバスが、
さらにラツチ回路１３を経てアドレスバスが前述
のステージ１０1〜１０15に与えられる。
アドレスバスはアドレス線16本より成り分岐し
てステージ選択信号発生回路２０に入力してステ
ージ選択信号が出力される。すなわち、アドレス
線ADR００〜ADR１１にＸ“FFF”が出力され
ると、AND回路１４の出力が高レベルになり、
ステージ１０1〜１０15の選択信号が出力された
ことを示す。同時にアドレス線ADR１２〜ADR
１５の出力パターンにより、４−１６ラインデコ
ーダ１５の出力として16本の出力線の中の１本が
選択され、結果的に１つのステージが選択され
る。このステージの選択は以下に述べるCPU１
１のステージ選択命令を使用することにより、プ
ログラムの所定または任意の番地で実行させるこ
とができる。
てステージ選択信号発生回路２０に入力してステ
ージ選択信号が出力される。すなわち、アドレス
線ADR００〜ADR１１にＸ“FFF”が出力され
ると、AND回路１４の出力が高レベルになり、
ステージ１０1〜１０15の選択信号が出力された
ことを示す。同時にアドレス線ADR１２〜ADR
１５の出力パターンにより、４−１６ラインデコ
ーダ１５の出力として16本の出力線の中の１本が
選択され、結果的に１つのステージが選択され
る。このステージの選択は以下に述べるCPU１
１のステージ選択命令を使用することにより、プ
ログラムの所定または任意の番地で実行させるこ
とができる。
ステージ選択命令として特別な命令が必要なわ
けではなく、通常のメモリ参照命令でよい。ま
た、ステージ選択命令（メモリ参照命令）は疑似
命令であつて、プログラム処理上は何の意味もな
い。ステージ選択命令には、使用するメモリ参照
命令により次の２つの場合がある。すなわち、ス
テージ選択命令実行後の実行開始番地がステージ
選択命令の格納してある番地＋１となる場合と、
選択されたステージの任意番地が実行開始番地と
なる場合があり、前者を固定番地ステージ選択命
令、後者を指定番地ステージ選択命令という。
けではなく、通常のメモリ参照命令でよい。ま
た、ステージ選択命令（メモリ参照命令）は疑似
命令であつて、プログラム処理上は何の意味もな
い。ステージ選択命令には、使用するメモリ参照
命令により次の２つの場合がある。すなわち、ス
テージ選択命令実行後の実行開始番地がステージ
選択命令の格納してある番地＋１となる場合と、
選択されたステージの任意番地が実行開始番地と
なる場合があり、前者を固定番地ステージ選択命
令、後者を指定番地ステージ選択命令という。
第４図は固定番地ステージ選択命令の説明図で
ある。この場合はアドレスバス線に特定のビツト
パターンを出力するのみである。すなわちアドレ
スＸ“lmnp”のデータ内容「ステージＢへ」が
CPUにフエツチされて、この命令が実行される
とステージＢがＸ“FFF0”〜Ｘ“FFFF”のアド
レスによつて選択され同時にCPU内のインスト
ラクシヨンカウンタ（IC）に保持されているメ
モリアドレスが自動的に＋１される。従つてステ
ージ切替後のステージＢの命令実行開始アドレス
は同図に示すようにＸ“lmnp”＋１となる。
ある。この場合はアドレスバス線に特定のビツト
パターンを出力するのみである。すなわちアドレ
スＸ“lmnp”のデータ内容「ステージＢへ」が
CPUにフエツチされて、この命令が実行される
とステージＢがＸ“FFF0”〜Ｘ“FFFF”のアド
レスによつて選択され同時にCPU内のインスト
ラクシヨンカウンタ（IC）に保持されているメ
モリアドレスが自動的に＋１される。従つてステ
ージ切替後のステージＢの命令実行開始アドレス
は同図に示すようにＸ“lmnp”＋１となる。
第５図は指定番地ステージ選択命令の説明図で
ある。この場合はアドレスバス線に特定のビツト
パターンを出力し、ステージを切替える点は固定
番地ステージ選択命令と同じであるが、ステージ
切替後の命令実行開始番地がプログラム設計時点
で任意に設定できることが特長である。すなわ
ち、特定番地ステージ選択命令としては、間接イ
ンデツクス形式の分岐命令を使用する。間接イン
デツクスを使用した場合の有効アドレスEAは
XOをインデツクスレジスタ、Ｄをダイレクトア
ドレスとすれば、 （XO）＋（Ｄ）→EA となる。有効アドレスEAはCPUの内部処理によ
りCPU内のICに格納される。つまり、間接イン
デツクス形式の分岐命令では、先ずインデツクス
レジスタXOとしてメモリの特定のアドレス空間
であるＸ“FFF0”〜Ｘ“FFFF”のアドレスのい
ずれかのメモリ領域を指定する。この指定された
アドレスはステージ切換えのためのアドレスＸ
“FFF0”−Ｘ“FFFF”のうち、１つであり、この
アドレスをステージ選択信号発生回路２０が検出
すると、前記固定番地ステージ選択命令と同様
に、ステージの切換えを行なう。また、このイン
デツクスレジスタXOとして指定されたメモリ領
域には、予め定められたデータが格納されてい
る。このデータを例えば、“０”とすれば、この
データとダイレクトアドレスＤに格納するデータ
とを上記の式にしたがつて加算することにより、
有効アドレスEAが求められる。この場合のダイ
レクトアドレスＤに格納するデータは、分岐先を
示すデータをプログラム設計時点で予め設定して
おく。いま、有効アドレスEAがＸ“hijk”とすれ
ば次の命令フエツチサイクルにおいてICに格納
されているこの番地から実行を開始する。従つ
て、第４図と同様にステージ切替後のステージＢ
の命令実行開始アドレスは同図に示すようにＸ
“hijk”となる。
ある。この場合はアドレスバス線に特定のビツト
パターンを出力し、ステージを切替える点は固定
番地ステージ選択命令と同じであるが、ステージ
切替後の命令実行開始番地がプログラム設計時点
で任意に設定できることが特長である。すなわ
ち、特定番地ステージ選択命令としては、間接イ
ンデツクス形式の分岐命令を使用する。間接イン
デツクスを使用した場合の有効アドレスEAは
XOをインデツクスレジスタ、Ｄをダイレクトア
ドレスとすれば、 （XO）＋（Ｄ）→EA となる。有効アドレスEAはCPUの内部処理によ
りCPU内のICに格納される。つまり、間接イン
デツクス形式の分岐命令では、先ずインデツクス
レジスタXOとしてメモリの特定のアドレス空間
であるＸ“FFF0”〜Ｘ“FFFF”のアドレスのい
ずれかのメモリ領域を指定する。この指定された
アドレスはステージ切換えのためのアドレスＸ
“FFF0”−Ｘ“FFFF”のうち、１つであり、この
アドレスをステージ選択信号発生回路２０が検出
すると、前記固定番地ステージ選択命令と同様
に、ステージの切換えを行なう。また、このイン
デツクスレジスタXOとして指定されたメモリ領
域には、予め定められたデータが格納されてい
る。このデータを例えば、“０”とすれば、この
データとダイレクトアドレスＤに格納するデータ
とを上記の式にしたがつて加算することにより、
有効アドレスEAが求められる。この場合のダイ
レクトアドレスＤに格納するデータは、分岐先を
示すデータをプログラム設計時点で予め設定して
おく。いま、有効アドレスEAがＸ“hijk”とすれ
ば次の命令フエツチサイクルにおいてICに格納
されているこの番地から実行を開始する。従つ
て、第４図と同様にステージ切替後のステージＢ
の命令実行開始アドレスは同図に示すようにＸ
“hijk”となる。
なお上述の16本のアドレスバス線上に出力され
るビツトパターンに対し、ステージを選択するた
めに必要なビツト数ｘとすると、64K語のメモリ
アドレス領域のうちでステージ数に対応するＳ＝
2xはステージ選択用となるから、プログラム格納
領域として使用できる領域Ｎは Ｎ＝64K−2x＝216−2x (1) となる。式(1)の領域は全てのステージで存在する
ことになるから有効総メモリ容量Ｔは Ｔ＝Ｎ・Ｓ＝（216−2x）2x (2) 実施例ではＳ＝16、ｘ＝４であるから 式(2)より Ｔ＝220−28＝1M−256 (3) となり、ステージ選択用として用いる影響は殆ど
ない。
るビツトパターンに対し、ステージを選択するた
めに必要なビツト数ｘとすると、64K語のメモリ
アドレス領域のうちでステージ数に対応するＳ＝
2xはステージ選択用となるから、プログラム格納
領域として使用できる領域Ｎは Ｎ＝64K−2x＝216−2x (1) となる。式(1)の領域は全てのステージで存在する
ことになるから有効総メモリ容量Ｔは Ｔ＝Ｎ・Ｓ＝（216−2x）2x (2) 実施例ではＳ＝16、ｘ＝４であるから 式(2)より Ｔ＝220−28＝1M−256 (3) となり、ステージ選択用として用いる影響は殆ど
ない。
以上説明したように、本発明によれば、CPU
のメモリ容量をアドレス線を現状通り16本のまま
として、アドレス信号の１部を用いてステージを
切替えるとともに該当アドレスのデータ内容を
CPUにフエツチし、該データ内容に指定するア
ドレスまたは任意のアドレスのデータをCPUに
フエツチするようにしたものである。すなわちプ
ログラムによりステージが切替えられるから、ア
ドレス線を増設することなくメモリの拡張ができ
るものである。また、アドレスビツトが少くても
よいから装置の構成、処理が簡単となり、従来の
形式を用いて拡張できる利点が挙げられる。
のメモリ容量をアドレス線を現状通り16本のまま
として、アドレス信号の１部を用いてステージを
切替えるとともに該当アドレスのデータ内容を
CPUにフエツチし、該データ内容に指定するア
ドレスまたは任意のアドレスのデータをCPUに
フエツチするようにしたものである。すなわちプ
ログラムによりステージが切替えられるから、ア
ドレス線を増設することなくメモリの拡張ができ
るものである。また、アドレスビツトが少くても
よいから装置の構成、処理が簡単となり、従来の
形式を用いて拡張できる利点が挙げられる。
第１図は従来例の説明図、第２図は本発明に用
いるメモリ配列と原理説明図、第３図は本発明の
実施例の構成を示す説明図、第４図、第５図は本
発明の実施例の要部の動作説明図であり、 図中、１０1〜１０15はメモリ空間（ステー
ジ）、１１はCPU、１２は双方向性バスドライ
バ、１３はラツチ回路、１４はAND回路、１５
は４−１６はラインデコーダ、１６はラツチ回
路、２０はステージ選択信号発生回路を示す。
いるメモリ配列と原理説明図、第３図は本発明の
実施例の構成を示す説明図、第４図、第５図は本
発明の実施例の要部の動作説明図であり、 図中、１０1〜１０15はメモリ空間（ステー
ジ）、１１はCPU、１２は双方向性バスドライ
バ、１３はラツチ回路、１４はAND回路、１５
は４−１６はラインデコーダ、１６はラツチ回
路、２０はステージ選択信号発生回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 各々同一のアドレス空間が割付けられる複数
の単位メモリ空間を設けるとともに、これら単位
メモリ空間をアクセスするアクセス装置が出力す
るアドレスが単位メモリ空間に割付けられるアド
レス空間のうちの特定のアドレス空間であること
を検出する検出手段と、この検出手段の検出出力
に基づいてアクセス装置の出力するアドレス値を
デコードして複数の単位メモリ空間のうちの１つ
を選択するデコード手段とを具え、 アクセス装置の出力するアドレス値に応じて同
一アドレス空間が割付けられる単位メモリ空間を
切換えて使用するメモリ拡張システムを具える計
算機において、 インデツクスレジスタとして上記特定のアドレ
ス空間内の１つのメモリ参照アドレスに対応する
メモリ領域を指定し、 上記インデツクスレジスタに格納されたデータ
とダイレクトアドレスに対応するメモリ領域に格
納されたデータとの和を分岐先アドレスとした間
接インデツクス形式の分岐命令の実行のために、
上記インデツクスレジスタとして指定されたメモ
リ領域を指示するメモリ参照アドレスを上記検出
手段で検出するよう構成し、 上記分岐命令の実行において該検出手段の検出
出力に基づき上記デコード手段により複数の単位
メモリ空間のうちの１つを選択して単位メモリ空
間を切換え、 かつアクセス装置に、分岐命令で指示される分
岐先アドレスを用いて切換えられた単位メモリ空
間へのアクセスを行なわせることを特徴とするメ
モリ拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17342179A JPH0246970B2 (ja) | 1979-12-28 | 1979-12-28 | Memorikakuchohoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17342179A JPH0246970B2 (ja) | 1979-12-28 | 1979-12-28 | Memorikakuchohoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696350A JPS5696350A (en) | 1981-08-04 |
| JPH0246970B2 true JPH0246970B2 (ja) | 1990-10-18 |
Family
ID=15960129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17342179A Expired - Lifetime JPH0246970B2 (ja) | 1979-12-28 | 1979-12-28 | Memorikakuchohoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246970B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4368515A (en) * | 1981-05-07 | 1983-01-11 | Atari, Inc. | Bank switchable memory system |
| JPS59208663A (ja) * | 1983-05-12 | 1984-11-27 | Konami Kogyo Kk | リ−ドオンリ−メモリのアドレス数を拡張する方法および装置 |
| JPS59208662A (ja) * | 1983-05-12 | 1984-11-27 | Konami Kogyo Kk | リ−ドオンリ−メモリのアドレス数を拡張する回路 |
| JPS6394346A (ja) * | 1986-10-09 | 1988-04-25 | Nec Corp | バンクメモリ切換制御方式 |
| JPH03211641A (ja) * | 1990-01-17 | 1991-09-17 | Nec Corp | メモリ装置のアドレス指定方法 |
-
1979
- 1979-12-28 JP JP17342179A patent/JPH0246970B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5696350A (en) | 1981-08-04 |
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