JPS59208662A

JPS59208662A - リ−ドオンリ−メモリのアドレス数を拡張する回路

Info

Publication number: JPS59208662A
Application number: JP8394883A
Authority: JP
Inventors: Kimio Hirota; 広田　公男
Original assignee: Konami Corp
Current assignee: Konami Group Corp
Priority date: 1983-05-12
Filing date: 1983-05-12
Publication date: 1984-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、リードメンリーメ−［りのアドレス数を拡張
する回路に関し、とくに、既存のプロセッサを備えたデ
ジタル装置にブ１」グラムを供給りるリードオンリーメ
モリのアドレス数を拡張してメモリ容量、プログラム容
量を拡張づるための回路に関するものである。

プロセッサーを用いたデジタル装置Ｎは、基本的には第
１図に示づ−ように、プロセッサ（ＣＰＵ）にランダム
アクセスメ［す（ＲＡＭ）、リードオンリーメモリ（Ｒ
ＯＭ）　、インターフェース＜ｌ１０）をアドレスバス
（ＡＢ）、データバス（Ｄ　Ｉ３　＞により相互に接続
して構成されている。

このようなデジタル装置にａ５い’Ｃ，ＣＰＵは、内部
のプログラムカウンタに従ってアドレスバスＡＢにアド
レス信号を出力し、ＲＯＭは、ＣＩ”　Ｕからアドレス
バス△Ｂを経て入力されたアドレス信号に基いて内部に
記憶しているデータをデータバスＤＢに出力する。ＲＯ
Ｍから出力されたデータはデータバスＤＢを経て前記Ｃ
ＰＵに入力され、ＣＰＵはそのデータを解読して内部処
理し、上記作動を繰返づ。一方、ＲＡＭは、ＣＰＵから
アドレスバスＡＢを経て入力されたアドレス信号および
ライト信号またはリード信号に基いて、前記データバス
ＤＢからデータを入力して内部に書込み、あるいは内部
に書込まれているデータをデータバスＤＢに出力する。

このようなデジタル装置におけるプログラム容量は、Ｃ
ＰＵからＲＡＭ、ＲＯＭ、インターフェースにアドレス
信号を送るためのアドレスバスＡＢを構成するアドレス
線の数によって決まり、ＲＯＭのメモリ容量は、ＣＰＵ
からＲＯＭに与えられるアドレス線の数によって決まる
。

ところで、ビデオゲーム用デジタル装置では、一般に、
１６個のアドレスポートと、８個のデータポートを右Ｊ
る８ビツト型式のｃｐｕ　＜例えば米国モステクノロジ
社製の製品番号６５０２）が用いられ℃いる１、この場
合、装置全体として２１５すなわち６５，５３６個のプ
ログラムを認識することができる。一方、この種のデジ
タル装置では、ＣＰＵからＲＯＭに与えられるアドレス
線の数は特定され、このため、この装置に接続されるＲ
ＯＭも特定され、そのメモリ容量も必然的に限定されて
いた。例えば、上記８ビツトＣＰＵにおいて、ＲＯＭ用
のアドレス線を１２木としたデジタル装置では、ＲＯＭ
として、第２図に承りように１２個のアドレスポート△
０〜△１１と、８個のデータポートＤ’ｏ〜Ｄ’７と、
１個の素子３パ択ボート己を有する４にバイトのメモリ
素子（例えば米国インテル社製の製品番号１２７３２）
Ｌか接続できり゛、この４にバイトのメモリ素子では、
アドレスポートが１２個であるからｔ＊　６　Ｍ　１個
当たりのメモリ容量は、２１２すなわち４，０９６個で
あり、イれ以上拡張することはできない。

なお、上記デジタル装置において、装置本体に対してメ
モリ素子をＲＯＭ単位で・カー１〜ツツジ式に取替自在
としたものが周知であるが、従来では、該装置に接続可
能なメモリ素子が機種によって特定されているために、
たとえメモリ素子を取替えたとしても、ＲＯＭ自身のメ
モリ容量を拡張することはできず、装置全体の実効プロ
グラム容量を拡張することもできなかった。

本発明は、このような事情に鑑み、決められた数のアド
レスポートを備えｌ＝　ｃ　ｐ　ｕに対して、ＣＩ）　
ＵからＲＯＭに与えられるアドレス線（例えば１２本）
より多く（例えば１３個以上）のアドレスポー］へをち
ったメモリ素子の使用を可能にし、かつ、該メモリ素子
に対す°る素子選択信号ど、アドレス信号のみを利用し
た簡単な回路によって、ＲＯＭのアドレスエリアを切替
え得るようにし、ＲＯＭのアドレス数を拡張してメモリ
容量を拡張させ、デジタル装置のプログラム容量を拡張
させ得る回路を提供するものである。

Ｊ”なわら、本発明は、ＣＰＵにアドレス、データ等の
信号線により接続されるＲＯＭのうち、特定のＲＯＭに
、前記ＣＰＵからＲＯＭに与えられるアドレス線より多
いアドレスポートを有するメモリ素子を用い、ＣＰＵの
所定のアドレスポートにメモリ素子の所定のアドレスポ
ートを接続づると共に、メモリ素子の残りのアドレスポ
ートに対し、ＣＩ）　ＩＪから前記メモリ素子に対する
素子選択信号と、特定のアドレス（Ｕ号に阜い−（メ−
［り素子のアドレスエリアを切替える制御回路を接続し
てなることを特徴とするもので゛ある。

以下、本発明の実施例を図によって説明づる。

第３図は、本発明の実施例を承り回路図である。

図において、１はＣＰＵ、２はデニｌ−夕て・あって、
これらは既存のデジタル装置に組込Ｊ、れている。ＣＰ
Ｕ１は、市販の８ピツ１へ型式の素子にて構成され、８
個のデータポートＤｏ・す１〕７ど、１６個のアドレス
ポートＡｏ−Ａ１５を備えている。

従って、このＣＰＵ１に接続されるデータバスＤＢは８
本のデータ線Ｑｏ−０７によって構成され、アドレスバ
スＡＢは１６木のアドレスＦｉｌｌｏ〜Ｌ１５によって
構成される。上記アドレス線Ｌｏ〜Ｌ１５のうち、この
実施例では１くＯＭに与えられるアドレス線はＬｏ＝Ｌ
＋＋までの１２本であり、残り４本のアドレス線１１２
〜Ｆ−１５はＲＯＭに対づる索子選択用およびＲＡＭに
対するリード、ライ１ル信号用等に用いられる。

デコーダ２は、その入力側に設りられた４個の入力ボー
トＡ−Ｄに、前記ＣＰＵ１の残り４個のアドレスボート
Δ１２〜ＡＩ５からアドレス線１１２〜Ｌ’５を経て入
力されるアドレス信号に基いて、その出力側に設けられ
た素子選択ボー１〜Ｙｏ〜Ｙ１５から素子選択信号を出
力する。

上記ＣＰＵ１およびデコーダ２には、一般に複数個のＲ
Ａ　ＭおよびＲＯＭが接続されるが、本発明は、ＲＯＭ
側とくに複数個のＲＯＭのうち図示した特定のＲＯＭ３
に対する制御回路を改良してそのアドレス数を拡張する
ものであり、従って、以］ζ、特定のＲＯＭ　３に対す
る制御回路について詳述し、他のＲＯＭおよびＲＡＭは
図示省略し、必要に応じて説明する。

ＲＯＭ３は、前記ＣＰＵ１からＲＯＭに与えられるアド
レス線１ｏ−１１１よりアドレスポートが１個多い、１
３個のアドレスポー１−八’０−ＡＩ２と、８■も１の
データボートＤ’ｏ〜Ｄ′７と、１個の素子選択ボート
ＣＳを備えたいわゆる８にバイトのメモリ素子（たとえ
ば米国インテル社製の製品番号１２７６４）にて描成さ
れ、そのデータボートＤ’ｏ〜Ｄ’７は、データバスＤ
Ｂ中の８本のノ゛−タ線ρ０〜Ｑ７によって前記ＣＰＵ
１の各データポー１〜Ｄｏ−Ｄ７に相互に接続され−（
いる１、まｌＪ、１１０Ｍ３の１３個のうちの１２個の
アドレスポー［〜Ａ’ｏ〜△１１は、アドレス線り、ｏ
＝１１＋によつ【前記ＣＰＵ１の所定のアドレスポー１
〜Ａｏ〜Δ１１に接続され、残りのアドレスポートＡ′
１２は信号線１７によってフリップフロップ８の出）ｊ
側Ｑに接続され、素子選択ポー１〜Ｏ３は信＠線１４に
Ｊ：つてＯＲゲート５の出力側に接続されている。

なお、他のＲＯＭ　（図示省１１１１＞は従来と同様に
４にバイトのメモリ素子（第２図参照）であって、前記
ＣＰＵ　１に対して周知の手段で接続され、周知の方法
で制御される。

４はＮＯＲグー１〜で、前記信号線１０によっ−Ｃデコ
ーダ２の素子選択ボーｔ−ＹｏからＲＯＭ　３に対する
素子選択信号を入力づると几に、前記アドレス線１−１
〜ＬＩＴにパラレルに接続されたアドレス線ビ１〜Ｌ１
＋にＪζってＲＯＭ３のアドレスポートＡ１〜Δ１１に
対するアドレス信号を入力し、その入力信号がＪべて′
Ｏ″のときにのみ信号線１２に信号゛１″を出力し、そ
れ以外のときは信号”　ｏ　”を出力する。

ＯＲゲート５は、入力側に、信号線１１と信号線１３と
によって、前記デコーダ２からの素子選択信号と、前記
ＮＯＲゲート４からの出力信号とを入力し、その入力信
号がいずれも“０″のときにの力伯Ｑｇ　ＩＩ　Ｑ　Ｉ
Ｉを出力し、それ以外のときは信号”　１　”を出力す
る。そして、この出力信号が信号線１４によって前記Ｒ
ＯＭ３の素子選択ボートれに入力され、該素子選択ボー
ト凸に信号ＩＩ　ＯＩＩがパックされたときにのみ当該
ＲＯＭ３が働く。

６は圧延回路で、信号線ＬＯににってアドレス線Ｌ　Ｏ
にパラレルに接続され、前記ＣＰＵ１からＲＯＭ３の特
定のアドレスポートＡ’ｏに対するアドレスエリアを２
０　Ｏｒ）ｓ程度の時差をもって信号線１５に導く。

ノリツブノロツブ（ＦＦ）７．８はいずれもクロック入
力型で、前段のＦＦ７は、前記遅延回路６から信号線１
５によってクロックが入力されたとぎに、信号線１２に
よってデータ側りに入力されるＮ　ＯＲグー［へ４の出
力信号を信号線１Ｇに導ぎ、その後、次のクロックが入
力されるＪ、でその出力状態を保持する。後段のＦ　Ｆ
　８　Ｇ；ｔ、前段のＦＦ７から信号線１６への出力信
号に塁ついてり［１ツクを入力し、このクロックにＪζ
り出力側Ｑから信号を出ツノし、その出力信号をデータ
側りに導いて他方の出力側Ｑの状態を反転させて信号線
１７に出力し、その出力信号を前記ＲＯＭ　３のアドレ
スポートＡ１２に導く。

次に、上記回路の動作についＣ説明づる。。

まず、この実施例では、ＲＯＭ３に、従来の４にパイ１
−のメモリ素子よりアドレスポートが１個多い８にパイ
１−のメモリ素子を用いているので、ＲＯＩ、／１３の
アドレス数が従来の２１８どなっている。。

そこで、ＲＯＭ３のアドレスエリアをＯベージと１ペー
ジとに２分割し、ＲＯＭ　３のアドレスポートＡ′１２
に信号“ＯＩＩが入力されたときにＯベージが選択され
、信号ｔｉ　１　ｔ＋が入力されたときに１ページが選
択されるものとし、さらに、ＣＰＵＩからＲＯＭ３にア
クレスされるアドレスエリアを１０００１−１−・Ｉ　
Ｆ　Ｆ　Ｆ　＋−１番地とすると、前記ＯページはＯＯ
Ｏ２＋−１〜０ＦＦＦＩ−１地となり、１ページは１０
００Ｈ〜Ｉ　ＦＦＦ目番地となることがわかる。

ここで、今、ＣＰ　Ｕ　１からＲＯＭ３に対してアドレ
スボー（〜ＡｏにＯ″が入力されるＯページのアドレス
ＯＯＯ２Ｈ〜ＯＦ　Ｆ　Ｆ　＋−１番地をアクセスした
後に、デコーダ２を経て信号線１０にＲＯＭ３をｌＩｌ
＋かけるための信号”　ｏ　”を出力づると共に、アド
レスポートＫｏに信号”　１　”を導いてアドレス１０
０１１−１番地をアクセスすると、アドレス線Ｌ　ｏ以
外のアドレス線し１〜Ｌ１１にはすべてＯ′°が導かれ
るため、ＮＯＲゲート４の入）Ｊ側がづべてＯ″どなる
。このため、ＮＯＲゲート４の出ノ９側が′１″となり
、この信号”　１　”が信号線１２．１３によって前段
の「１−７およびＯＲゲー１へ５の入ノ９側に導かれる
。

このとき、ＯＲゲート５の他方の入力側には信号線’１
０．１１によって前記素子選択信号”　Ｏ”が導かれて
いるが、前記信号線１３からの入力信号が′１″である
ため、ＯＲグー１〜５の出力側が１１１１１となり、こ
の信号”　１　”が信用線１４によってＲＯＭ３の素子
選択ボーｔ−ｃｓに導かれる。このため、ＲＯＭ３は働
かず、−ノ゛−タボート１〕′ｏ〜０／７からデ゛−夕
は出力されない。

一方、前記ＲＯＭ３のアト１ノスボー１〜Ａｏに対する
アドレス信号“１″が信号線Ｌｏによって遅延回路６に
導かれ、さらに、２００ｎｓＦｉ！度の社、ｒ差をもっ
て、すなわち、前記アドレス信号が安定した後、その信
号が信号線１５に導かれ、ト１−７にクロックが入力さ
れる。このとき、［「７のデータ側りに信号線１２によ
−）て前記ＮＯＲグーｉ〜４の出力信号゛°１″′が導
かれているので、このクロックによって信号線１６にイ
ｄ、ＬＧ　ＩＩ　１　ｌｉｔが出ツノされる。

次いで、この信号線１６／Ｊ目らの信号“°１″によっ
てＦＦ８にクロックが入ノｊされる。この場合、前回に
ＲＯＭ３のＯページが選択された状態にあって、ＦＦ８
の出力側Ｑが”　ｏ　”で、出ツノ側Ｑが”　１　”で
あったため、このクロックによりイ言号線１８にイコ号
゛１″が出力され、その信号”　１　”ｈ〜デデー側１
〕に導かれ、以って、信号線１７（こ信号”　１　”　
力出力され、その信号”　１　”　カＲＯＭ　３　（Ｄ
アドレスポー１〜Δ′１２に導かれ、ＲＯＭ　３のアド
レスエリアが０ページから１ページ（こ切替えられ乙こ
とになる。

なお、このページ切替時における各信号線上の信号を示
せば、第４図ａ域の通りである。すなわら、第４図はタ
イミングチト−１−図であって、第２図の回路にＪ＞ｃ
プるアドレスバス△Ｂ、デコーダ２の素子選択ボー１〜
ＹＯ、データバスＤＢ、Ｎ○Ｒゲー１へ４の出力側のイ
言Ｍ′６１２、（犬ＯＭ３のアドレスボー１〜△’ｏ　
、　ｕ風回路６の出力側の信号線１５、［［７の出力側
の信号線１６、ＲＯＭ３のアドレスボー１〜Ａ’１２　
、ＲＯＭ　３の素子選択ｄζ−１〜Ｒにｊ斤かれる信号
の関係を示している。

次（こ、ＣＰＵ　１からデコーダ２を経て素子選択信号
”　Ｃ）　”を出力すると共に、ＲＯＭ３に対して１ベ
ージＪなりらアドレス１００２　＋−１〜１　Ｆ　Ｆ　
−ＦＩ」番地のデータを読取る命令をアクセスづると、
ＮＯＲゲート４の入力側のいづ”れかにアドレス信号”
　１　”が導かれ、その出力側かＯ″となり、ＯＲグー
１〜５の入力側がいずれも０″て゛、出力側が”　ｏ　
”となり、その信号”　Ｏ”が素子選択ポート８に導か
れ、ＲＯＭ　３が触く。このとき、［又ＯＭ３のアドレ
スポートＡ’ｏにヌｌりるアドレス信号は“Ｏ″である
から、信号線１５には信号”　ｏ　”が導かれる。その
ため、Ｆ［７にはり【二］ツクが入力されず、その出力
側は′１″のままであり、ＦＦ８もクロックが入力され
ず、その出力側はｉｌ　１　＋１のままであり、アドレ
スポート△１２には信号”　１　”が導かれたままで、
（又ＯＭ３の１ページが保持されており、この１ページ
からアドレス１００２　Ｈ〜１　Ｆ　Ｆ　［：ｌ−１番
地のデータがデータボー１〜Ｄｏ〜Ｄ′７を経てデ゛−
タバスＤＢに出力され、そのデータをＣＰＵ１が受信し
、読取ることができる。

（第４図Ｃ域参照）次に、ＣＰｔＪｌからデコーダ２を経文信号線１０　ニ
前記ＲＯＭ　３を動かせるための信号゛０″を出力覆る
と共に、ＲＯＭ　３に対してアドレスボー１−Ａ′Ｏに
信−ｊｊ３．　ＩＩ　ｉ　ｕを導き、かつ、他のアドレ
スボーｈＡ’１〜Ａ＋＋のいずれか任意のボーｉへに信
号“１″を導くと、ＮＯＲゲートの出力側がＯ″となり
、この信号“Ｏ″が１：「７に導かれる。一方、前記ア
ドレスボー１〜Ａ’ｏに対する信号“１″が８延回路６
を経て信号線１５に導かれ、この信号”　１　”により
ＦＦ７にクロックが入力され、信号線１６に信号”　ｏ
　”が出力され、ＦＦ８が次のページ切替可能な状態に
戻される。（第４図ｅｌＩｉ！参照）然る後、前記同様にデーＪ−ダ２の素子選択ボー１−Ｙ
ｏから信号゛′０′″を出力すると共に、ＲＯＭ３のり
ｌトレスボー１〜Ａｏに信号”　１　”を導き、他のア
ドレスポートＡ／１〜Ａ１１に信号゛０″を１０プば、
前記Ｏページから′１ページに切替えたときと同様の作
動により、ＮＯＲゲー１へ４の出力側に信号”　１　”
　、ＯＲグー１〜５の出力側に信号”　１　”、素子選
択ボー１−　ｃｓに信号”　１　”が導かれてＲＯＭ３
がｆｌｉＪＩ　＜ことを禁止した状態で、信号線１５に
信号１１１　ＩＩが導かれて１：Ｆ７にりＬ］ラック入
力され、ＦＦ８にクロックが入力される。このどさ、１
１ト８の出力側Ｑが’　１　”　、出力側Ｑが０″どな
っていたため、その信号“Ｏ″がテ゛−タ側りに導かれ
て出力側Ｑが“Ｏ″に反転され、この伝号“”　０　”
がアドレスボー１〜△１２に導かれる。このため、ＲＯ
Ｍ３のアドレスエリアが１ページ／ＪＩ　Ｉら０ベージ
に切替えられる。（第４図ｑ域参照）然る後、Ｃ））　Ｕ　１からＦ＜　ＯＭ　３に対して０
ベージのアドレス○ＯＯ２１１〜ＯＦ　Ｆ　Ｆ　＋−１
番地のデータを読取る命令をアクレスづれば、前記同様
の作動によってＯページからアドレス０００２　Ｈヘ−
ＯＦ　Ｆ　Ｆ　＋−１番地のデータがデータバスＤＢに
出力され、このデータをＣＰＵ１が読取ることができる
。

こうしてＲＯＭ３のアドレスボー１〜Ａ′０に府くアド
レス信号だ（プでアドレスボーｈ　Ａ’＋２に入力され
る信号を切替え、ＲＯＭ３のアドレスエリア７を０ペー
ジから１ページに、さらに１ページからＯページに交互
に切替えることができ、これにより、両ページのアドレ
スにメモリされているデータを随意に嘉売取ることがで
きる。

なお、上記実施例において、ＮＯＲゲート４、○［くゲ
ート５．８延回路６１、ＦＦ７，８からなる制御回路は
、ＲＯＭ３を構成するメモリ素子とは別個の素子にで構
成してもよいが、その回路構成が簡単であるから、第３
図鎖線で示すように、ＲＯＭ　３を構成Ｊるメモリ素子
の内部に容易に組込むことができる。また、前記制御回
路をメモリ素子の内部に組込むことにより、外観−には
メモリ素子と同一て、デジタル装置本体に対する接続な
らびに取替えを随意に行うことができ、しかも、その使
用１（、）には、８　Ｋバイトの機能を発揮し、メモリ
容量を従来の２１８（こ１広弓長りることかで′さる。

さらに、上記実施例では、アドレスボーｈ　Ａ　。

に対づ−る信号に基いてアドレスボー１〜Ａ′１２に対
づ−る信号を替えることにより、アドレスエリアのＯベ
ージと１ページの切替えるようにしているが、前当およ
び後老のアドレスポートは任意に設定し１！）るもので
あり、また、２以上のアドレス信号の引合せに基づいて
所望のアドレスポートにページ切替用信号を尊くように
し−Ｃｂよい。、この場合、ソフトウェア側に４５いて
、前記ページ切替えのために人力づ−る特定のｊノドレ
ス伯弓に対応した１−−ワードを設定（）、このキーワ
ードを人力したときにページ切替えを行うにうにすれば
、機密保持効果も発揮できる。

また、上記実ＭＩ！例では、ＲＯＭ　３を一構成りるメ
モリ素子として８にバイ１への素子を用いているが、１
４個以」二のアドレスポートを備えた１６にパイ１−以
上のメモリ素子を用いることもて・きる。この場合、Ｃ
Ｐ　Ｕに接続された残り２個」メ十のノアドレスボー１
へに対し、ＣＰＵから他のアドレスボー１へに対するア
ドレス信号に塁く信号を組合Ｖ−Ｃ入力さけることによ
り、０ページから４ベージ以トに切替えることができ、
アドレスを２’（ｔｊに拡張りることかできる。

以」二説明したように、本発明によれ（、に、既存のＣ
ＰＵに対して、ＣＰＵからＲＯＭに！うえられるアドレ
ス線Ｊ：り多いアドレスポートをもったメヒリ素子を使
用でき、アドレス数をＲＯＭ単位て２倍に拡張すること
ができる３、シかも、ＲＯＭに対する素子選択信号と、
特定のアドレス信号のみを用いてＲＯＭのアドレスアド
レスＪ−リア（ぺ〜ジ）を切替えるので、デジタル装置
の本体側を改良する必要はなく、ＲＯＭを構成Ｊるメモ
リ素子側において、簡単な制御回路を付加づるだけで実
施可能であり、実用価値の高いものである。

【図面の簡単な説明】

第１図は一般的なデジタル装置の機能を示づブロック図
、第２図は従来のビデオゲーム用デジタル装置に用いら
れるＲ−ＯＭ用のメモリ素子（４Ｉ〈バイト）の概略説
明図、第３図は本発明の実施例を示づ回路図、第４図は
第３図の各伯弓線に導かれる信号のタイミングチャー１
−図である。１・・・ブ１コレツリ（ＣＰＵ）、２・・・デニ１−ダ
、３・・・リードＡンリーメモリ（ＲＯＭ）、４・・・
ＮＯＲゲー１〜．５・・・ＯＲグーｌへ、６・・・遅延
回路、７，８・・・フリップフロップ（ＦＦ）。

Claims

【特許請求の範囲】

１、ブ］］セッサとリードオンリーメモリを備えたデジ
タル装置において、ブロセツ１ノーにアドレス、データ
等の信号線により接続されるリードオンリーメモリのう
ち、特定のメモリに、前記プロセッサｌ）＋　＋ら該メ
モリに与えられるアドレス線より多いアドレスボー１へ
を有するメモリ素子を用い、プロセッサの所定のアドレ
スポートに前記メモリ素子の所定のアドレスポートを接
続すると共に、メモリ素子の残りのアドレスポートに対
し、プロセッサから１１０記メモリ素子に対する素子選
択信号と、特定のアドレス信号に巣いてメモリ素子のア
ドレスエリアを切替える制御回路を接続してなることを
特徴とするリードオンリーメモリのアドレス数を拡張す
る回路。