JPS62145431A - プロセツサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 目次 （概要〕 〔産業上の利用分野〕 〔従来の技術〕 〔構成〕 〔アドレス拡張機構〕 〔メモリ保護機構〕 〔発明が解決しようとする問題点］ 〔問題点を解決するための手段］ 〔イ乍用〕 〔実施例〕 ℃成〕 〔各部の機能〕 〔アドレス変換部〕 Ｃメモリ保護部） （動作） 〔概要〕 本発明は、演算機能およびアドレス変換機能等を有する
単機能プロセッサに種々の機能を外部に設けた処理装置
より、それらの外部機能を内蔵する高機能プロセッサを
使用した処理装置への移行を容易とするプロセッサ制御
方式を提供するもので、 高機能プロセッサを前記単機能プロセッサの環境の下で
動作せしめ、高機能プロセッサの動作環境が整備された
とき、高機能モードに切替えてその環境の下で動作せし
める手段を備える。

〔産業上の利用分野〕

本発明はプロセッサ制御方式に関する。

ＬＳＩ技術の進展に伴い、従来演算機能およびアドレス
変換機能等を備えたプロセッサ（以下単機能プロセッサ
と称する）に対応して、機能を拡張したプロセッサ（以
下高機能プロセッサ）が開発される。

上記単機能プロセッサが出現したとき、例えばアドレス
空間の拡張、メモリ保護機能等を外部回路に設けて制御
ブロック（以下ＣＰＵ−Ａ）が開発され、その環境の下
に、種々のプログラムが開発されてきた。

しかし、その後上記外部回路に設けた拡張機能を内蔵す
るとともに、さらに高機能化されたプロセッサが開発さ
れると、そのプロセッサを使用した制御ブロック（以下
ＣＰＵ−Ｂ）が開発されるが、従来のソフトウェア資産
を有効とするためにはオペレーティングシステム（以下
Ｏ３）を大幅に変更しなければならない。

しかし、Ｏ３の変更は衆知のごとく多くの日時を要する
ものであり、そのため高機能プロセッサを使用した処理
装置の出荷が遅れるという問題点がある； このため、従来の単機能プロセッサから高機能プロセッ
サへの移行を容易とするプロセッサ制御方式が求められ
ている。

〔従来の技術〕

以下４．機能プロセッサを使用した制御ブロック例を詳
細に説明する。

アドレス空間が１Ｍバイトの単機能プロセッサを使用し
、外部にアドレス拡張機構とメモリ保護機構とを設けた
制御ブロックＣＰＵ−Ａのブロック図を第３図（ａ）に
示す。

〔構成〕

この制御ブロックＣＰＵ−Ａは、単機能プロセッサ１と
、ローカルバス１００に接続された各部機能と、入出力
装置等を接続するための共通バス１０１とのインタフェ
ースとで構成されるもので、ローカルバス１００には、
ＩＰＬプログラム等を格納する読出し専用メモリ　（Ｒ
ＯＭ）２、時間管理を行うためのタイマー３、割込み制
御を行う割込み制御部４、ダイナミック・ランダムアク
セスメモリ　（Ｄ−ＲＡＭ）５と、 拡張アドレスレジスタ９．アドレス変換部６等で構成さ
れるアドレス拡張機構と、メモリ保護機構８とが接続さ
れており、 共通バス１０１とのインタフェースとして、トランシー
バ１０が設けられる。

それぞれのバスは、アドレス＆％ＡＤ１９〜Ｏの２０ビ
ツト、データ線ＤＩ５〜０の１６ビツト等より構成され
ており、ローカルバス１００の使用権はロ１カルパス支
配権制御部１２によって、また共通バス１０１の使用権
は共通バス制御部１１によって制御される。

〔アドレス拡張機構〕

ＣＰＵ−Ａでは、アドレス線ＡＤ１９〜０によって指定
される１Ｍバイトの空間を拡張するため、複数のバンク
メモリを設けている。

第３図（ｂ）拡張アドレス空間説明図に示すように、１
Ｍバイトのアドレス空間のうち、例えば７６８にバイト
を共通空間とし、他の２５６にバイトの空間を拡張空間
として、拡張空間ＥＡＯ−ＥＡＩ５が１６）、Ｉｔのバ
ンクメモリに割当てられ、拡張アドレスレジスタ９にセ
ットされたデータに基づいて切替えられる。

以下、上記アドレス制御の詳細を第３図（Ｃ）に示すア
ドレス変換ブロック図に従って説明する。

図中、ＲＡＭブロック５１〜５−ｎは前記Ｄ・ＲＡＭ５
を構成するもので、それぞれのＲＡＭブロックは、２５
６にビットのメモリ素子をワード（１６ビツト）構成と
して、５１２にバイトのメモリ容量を備えたものであり
、ＲＡＭブロック５−１．５−２の１／２は共通空間、
ＲＡＭブロック５−２の１／２〜５−ｎはバンクメモリ
として順次ＥＡＯ−ＥＡ１５が割り当てられている。

ＭＰＸ１３は、時分割多重アドレス機能を有する各ＲＡ
Ｍブロック５〜１〜５〜ｎ内のアドレッシングを行うも
のであり、単機能プロセッサ１の出力するＡＤ１７〜１
のワードアドレスと、Ａ３１８のアドレスとの１８ビツ
トのアドレス情報を、それぞれローアドレスとカラムア
ドレスとに分割して、アドレス線Ａ８〜０に出力するも
のである。

第３図（ｄ）は上記タイムチャートを示すもので、これ
により各ＲＡＭブロック内のアドレッシングが行われる
。

前記Ａ３１８は各ＲＡＭブロック内の２５６にバイトの
ブロックを指定するもので、このＡＢＩ８のデータと、
ＲＡＭブロック５−１〜５−ｎの選択信号ＭＳとは以下
のようにして出力される。

ＲＯＭ１４には、第３図ｔｅｌに示すアドレス変換テー
ブル１４ａが格納されており、拡張アドレスレジスタ９
が出力するＥＡ、Ｄ２３〜２０のデータをアドレスとし
て、Ａ３１８および選択信号ＭＳ３〜０が読出される。

このＡ３１８のデータは前述のごと＜ＲＡＭブロック内
の２５６にバイトのブロックを選択し、ＭＳ３〜０のデ
ータはデコーダ１５によってデコードされ、デコード出
力ＣＡＳＩ〜ＣＡＳｎにより、各ＲＡＭブロックを選択
する。

なお、第３図（ｅｌに示すアドレス変換テーブル［４ａ
は、ＡＤ１８．１９がそれぞれ（０，０）。

（０，１）、　　（１，０）の場合は共通領域（０〜７
６８にバイト）であるため、ＲＡ　Ｍブロック５−１〜
５〜２を選択するとともに、ＡＢ１８信号でＲＡＭブロ
ック５−２の２５６にバイトのブロックを選択し、 ＡＤ１８．１９が（１，１）の拡張空間（７６８に〜Ｌ
Ｍ）では、拡張アドレスレジスタ９にセットされるＥＡ
Ｄ２３〜２０のデータによって、各ＲＡＭブロックを選
択するとともに、Ａ３１８によって、各ＲＡＭブロック
の２５６にバイト空間を選択するように構成されている
。

以上のごとくアドレス変換された各信号によりＲＡＭブ
ロックが選択されるとともに、ＡＤ１９〜０に出力され
るアドレスにより、Ｄ１５〜０に出力されたデータが書
込まれる。

〔メモリ保護機能〕

上記データの書込みは、メモリ保護機構の出力する書込
許可信号に基づいて行われる。

メモリ保護は、書込動作でアドレスされた領域と、予め
定められた領域との一致、不一致を検証し、不一致の場
合は書込を禁止するとともに、単機能プロセッサ１にＮ
ＭＩ信号を出力して、異常処理せしめるものである。

上記アドレスの正当性の検証は以下のように行われる。

アドレス空間には２５６バイト単位で区分されるブロッ
クごとにキ一番号が与えられており、各プログラムには
自己の書込み可能なキ一番号が前記キ一番号に対応して
与えられる。　　　　　　　１プログラムが書込動作を
行うとき、そのアドレスのキ一番号とプログラムに与え
られたキ一番号とが比較される。

第３図（ａ）において、プロテクションキーナンバレジ
スタＰＫＮＲ１７は該プログラムに与えられたキ一番号
を格納するレジスタ、プロテクションキーマツプＰＫＭ
Ｐ　１６はＩ１０空間に位置するレジスタであり、プロ
グラム（ジョブ）ごとに与えられたアドレス空間に対応
するキ一番号が格納されたものである。

メモリ保護動作は、第３図（ｆ）に示すごとく、以下の
ように行われる。

あるプログラムが書込みアドレスを行うと、そのアドレ
スに基づいて、対応するＰＫＭＰ１’６が読出され、そ
の内容とＰＫＮＲｌ　７の内容とが比較部１８によって
比較される。

その結果、一致の場合はメモリタイミング回路７に書込
許可信号が出力され、不一致の場合は単機能プロセッサ
ｌにＮＭＩ信号が出力される。

なお、０ＯＨ（１６進表示）の場合は常に書込み許可さ
れる。

〔動作〕

上記構成によって、単機能プロセッサ１のＤ・ＲＡＭ５
への書込み動作は以下の通りである。

（１１まず、単機能プロセッサｌはローカルバス支配権
制御部１２にバスの使用権を要求する。

（２）　　ローカルバス支配権制御部１２よりローカル
バス１００の使用権が与えられると、単機能プロセッサ
ｌは、アドレスおよびデータを出力するとともに、拡張
アドレスレジスタ９に切替情報を出力する。

（３）一方、メモリ保護機構８は単機能プロセッサｌの
出力したアドレスを検証し、正当ならば書込み許可信号
をメモリタイミング回路７に送出する。

この結果、バンクメモリを構成するＤ　−ＲＡＭ５が切
替えられて、ＡＤ１９〜０で指定されるアドレスに上記
データが書込まれる。

以上説明したＣＰＵ−Ａは、外部に設けたアドレス拡張
機構と、メモリ保護機能とを動作せしめるようにＯ８が
開発され、またこのＣＰ（Ｊ−Ａを用いて多くの装置が
開発される。

〔発明が解決しようとする問題点〕

単機能プロセッサによる上記制御ブロックＣＰＵ−Ａに
基づき各種装置が開発され、その後、高機能プロセッサ
が出現する。

高機能プロセッサは前述の拡張機能に加えて、処理速度
を向上せしめる多くの機能を備えているもので、この高
機能プロセッサを使用した制御ブロックが開発される。

高機能プロセッサを使用した制御ブロックＣＰＵ−Ｂは
図示省略したが、例えば、アドレス空間が１６Ｍバイト
（ＡＤ２３〜０）およびメモリ保護機能を備える高機能
プロセッサを使用したものは、第３図（ａ）において、
前記Ａ３１８の代わりにＡＤ１８がＭＰＸ１３に入力さ
れ、また所定のアドレス空間でＲＡＭブロック５−１〜
５−ｎが選択できるようにＡＤ２３〜２０がデコードさ
れ、さらに拡張アドレスレジスタ９およびメモリ保護部
８は省略された構成となる。

この制御ブロックＣＰＵ−Ｂにおいて、従来ＣＰＵ−Ａ
の下で開発されたソフトウェア資産を使用するためには
、Ｏ８を大幅に変更しなければならない。

Ｏ３の変更は日時を要するものであり、そのためハード
ウェアが完成しても、実際に稼働するまで多くの時間を
必要とする。

そのため、高機能プロセッサには通常エミュレーション
モード（単機能モード）が付加されて、従来のソフトウ
ェアで動作できるように考慮されているが、その状態で
は高機能プロセッサの機能を充分発揮せしめることがで
きないという問題点がある。

本発明は上記問題点に鑑み、当初は単機能モードで単機
能プロセ・ノサの環境の下で動作せしめ、高機能プロセ
ッサの環境で動作せしめるＯ８が完成したとき、単機能
モードより切替えて動作せしめるプロセッサ制御方式を
提供することを目的とするものである。

〔問題点を解決するための手段〕

上記目的のため、本発明のプロセッサ制御方式は、第１
図原理説明図に示すように、 単機能モードで動作するとともに、少な（とも前記内部
拡張手段の１組の機能を備えた外部拡張手段（３０，３
１）と、 前記高機能モードに設定したとき、上記外部拡張手段の
機能を無効とするとともに、該内部拡張手段に切替える
手段（３２）と を設けたものである。

〔作用〕

例えばアドレス線として２４ビツトを備え、メモリ保護
機能を内蔵した高機能プロセッサが出現してこれを使用
する場合、従来のアドレス拡張機構およびメモリ保護機
構とを外部回路に設けるとともに、高機能プロセッサの
上位４ビツトと拡張アドレス線とを切替える手段および
外部メモリ保護機構を高機能プロセッサの備えるメモリ
保護機能に切替える手段とを設ける。

当初は高機能プロセッサを単機能モードに設定し、単機
能プロセッサの環境、即ち外部に設けた前記アドレス拡
張機構およびメモリ保護機構とを動作せしめる。

高機能プロセッサ環境のＯＳには前記切替を指示する指
令を設け、前記アドレス機構と、メモリ保護機能を無効
として、高機能プロセッサに備える機能に切替える。

これにより、単機能プロセッサで動作中の装置が、高機
能プロセッサによる機能で動作し、他の拡張機構ととも
に装置の機能を高めることができる。

〔実施例〕

本発明の実施例を図を用いて詳細に説明する。

第２図（ａ）に、２４ビツトのアドレス線およびメモリ
保護機能を内蔵する高機能プロセッサを使用した実施例
の制御ブロックＣＰＵ−Ｃのブロック図を示す。

Ｃ構成〕 ＣＰＵ−Ｃは、ＣＰＵ−Ａに設けられたアドレス拡張機
構とメモリ保護機構とを外部回路として設けるとともに
、動作モードが単機能モードか高機能モードかを表すモ
ードレジスタ２１を設け、ここに格納されたモードフラ
グＭＤＦにより、前記アドレス拡張機構およびメモリ保
護機構を有効または無効とする手段を設けた構成となっ
ている。

〔各部の機能〕

第２図（ａ）における各部の機能を概要を以下に示す。

２０は、１６Ｍバイト（ＡＤ２３〜０）のアドレス空間
とメモリ保護機能等の拡張機能とを備える前記高機能プ
ロセッサであり、単機能プロセッサ１で動作するプログ
ラムを実行する単機能モードと、前記拡張機能が機能す
る高機能モードとをそれぞれ指定できるもの、 ２１はモードレジスタであり、Ｏ８が高機能モードに設
定するとき、フラグＭＤＦが書込まれるもの、 ２２は、拡張アドレスレジスタ９の出力する拡張アドレ
スＥＡＤ２３〜２０と高機能プロセッサの有するアドレ
ス線の上位４ビツトＡ０２３〜２０とをＭＤＦによって
切替えるマルチプレクサＭＰＸ。

２３はアドレス変換部であり、単機能モードのときは、
拡張アドレスレジスタ９の出力に基づきＤ−ＲＡＭ５を
スイッチし、高機能プロセッサ２０の上位アドレス線に
切替ったとき、所定のアドレス空間でＤ−ＲＡＭ５をア
ドレスするもの、２４は、メモリ保護機能であり、単機
能モードのときは前記ＣＰＵ−Ａと同一のメモリ保護動
作を行い、高機能モードのときは、その機能を無効とす
るもの、 であり、その他企図を通じて同一符号は同一対象物を表
している。

〔アドレス変換部〕

単機能モードでは、ＭＰＸ２２により、ＡＤ２３〜２０
を拡張アドレスレジスタ９のＥＡＤ２３〜２０に切替え
て、アドレス空間を１Ｍバイトとして動作せしめ、拡張
アドレスレジスタ９にデータを設定して、Ｄ−ＲＡＭ５
を切替える。

高機能モードに設定されたときは、前記４ビツトのアド
レス線をＡＤ２３〜２０に切替えて、Ｄ・ＲＡＭ５を１
６Ｍバイト空間に割り付ける。

以下上記アドレス変換の詳細を説明する。

第２図（ｂ）は、ＣＰＵ−Ｃにおけるアドレス空間図、
第２図（Ｃ）はアドレス変換部のブロック図、第２図（
ｄ）は高機能モードのとき参照されるアドレス変換テー
ブルの１例を示す図である。

第２図（ｂ）　−（１）は単機能モードのときのアドレ
ス空間を示すもので、ＣＰＵ−Ａと同様に、ＲＡＭブロ
ック５−２の１７２以下はバンクメモリとして、それぞ
れＥＡＯ〜ＥＡ１５が割付けられ、拡張アドレスレジス
タ９に格納されたＥＡＤ２３〜２０上のデータに基づき
スイッチイングされる。

第２図（ｂ）　−（２）は高機能モードにおけるアドレ
ス空間の１例を示すもので、ＥＡＩ−ＥＡＩ５は高機能
プロセッサ２０によって拡張されたアドレス空間に割付
けられる。

単機能および高機能モードの切替えに伴う上記アドレス
変換は以下のように行われる。

第２図（Ｃ）に示すアドレス変換部２３のブロック図に
おいて、ＲＯＭ２７に前記ＣＰＵ−Ａに設けたアドレス
変換テーブル１４ａと、第２図（ｄ）に示すアドレス変
換テーブル２７ａとを格納する。

このＲＯＭ２７は、それぞれＭＰＸ２２によって切替え
られる上位４ビツトのアドレス信号と、ＭＤＦの“０”
または“１”信号とによって、前記各アドレス変換テー
ブルが読出され、選択信号ＭＳおよびＡ３１８を出力す
る。

アドレス変換テーブル２７ａは、第２図（ｄ）に示すよ
うに、共通空間７６８にバイト、ＥＡＯ〜ＥＡ１５各２
５６にバイトの順に（００００）（１６進表示）番地よ
り割り付けたアドレスによって、所定のＲＡＭブロック
を選択するよう構成されたものである。

以上のごとく、単機能モードと、高機能モードとの切替
えに伴うアドレス空間の割付変更は、ＲＯＭ２７に設け
た２組のアドレス変換テーブルを切替えて読出すことに
より実現される。

〔メモリ保護部〕

単機能モードでは、第３図（ａ）に示すメモリ保護部８
と同一のメモリ保護機構が動作し、高機能モードのとき
、ＭＤＦによって、その機能を無効とするものである。

そのため、第２図（ａ）に示すメモリ保護部２４は、前
記メモリ保護部８の機能に、ＮＭＩ出力を禁止する禁止
手段２６とを設けたもので、第２図（ｅ）にその動作を
示している。

第２図（ｅｌによれば、高機能モードのときは、ＰＫＮ
Ｒの内容とＰＫＭＰとの内容を比較した結果が不一致で
あっても、常に書込許可信号を出力するとともに、ＮＭ
Ｉ出力信号を禁止する。

〔動作〕

以上の構成のＣＰＵ−Ｃにおいて、ＣＰＵ−Ａで開発し
たＯ８等各種プログラムを所定アドレスに格納して動作
せしめると、高機能プロセッサ２０はリセット状態で単
機能モードに設定されるものであるから、外部に設けた
アドレス拡張機構と、メモリ保護機構とが機能し、高機
能プロセッサ２０を単機能プロセッサの環境で動作せし
めることになる。

その後高機能プロセッサ２０の環境で動作せしめるＯ８
が開発されたときは、単機能モードによる初期化等の処
理終了後に高機能モードに設定するとともに、モードレ
ジスタ２１にＭＤＦ　（１”）を格納する。

このＭＤＦに基づいて、ＭＰＸ２２が動作して上位４ビ
ツトのアドレス線ＡＤ２３〜２０が機能し、拡張空間Ｅ
ＡＯ〜ＥＡ１５が１６Ｍバイトの空間に展開されるとと
もに、外部のメモリ保護機構が無効となって、高機能プ
ロセッサ２０の備え。

るメモリ保護機能が前記Ｏ３の配下で動作する。

〔発明の効果〕

以上説明したように、本発明は高機能プロセッサを単機
能プロセッサの環境で動作せしめ、Ｏ８等各種ソフトウ
ェアが開発された段階で高機能プロセッサの環境で動作
せしめる手段を提供するものであるから、従来の単機能
プロセッサから高機能プロセッサへの移行が容易であり
、処理装置の開発速度における効果は極めて大である。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図（ａ）は実施例のＣＰＵ−Ｃのブロック図、第２
図（ｂｌはＣＰＵ−Ｃのアドレス空間図であり、（１）
は単機能モードのアドレス空間、（２）は高機能モード
のアドレス空間、を示すもの、 第２図（Ｃ１はアドレス変換部のブロック図、第２図ｔ
ｄ）は高機能モードにおけるアドレス変換テーブル説明
図、 第２図（ｅ）はＣＰＵ−Ｃのメモリ保護動作フローチャ
ート図、 第３図（ａ）はＣＰＵ−Ａのブロック図、第３図（ｂ）
は拡張アドレス空間説明図、第３図（Ｃ）はＣＰＵ−Ａ
のアドレス変換部ブロック図、 第３図（ｄ）はＣＰＵ−Ａアドレス変換説明図、第３図
（Ｑ）はＣＰＵ−Ａのメモリ保護動作フローチャート図
、 ！３図（ｆｌはＣＰＵ−Ａのメモリ保護動作フローチャ
ート図、 である。図中、 ｌは単機能プロセッサ、 ５はダイナミックＲＡＭ　（Ｄ　−ＲＡＭ）６はＣＰＵ
−Ａのアドレス変換部、 ７はメモリタイミング回路、 ８はＣＰＵ−Ａのメモリ保護部、 ９は拡張アドレスレジスタ、 １３はマルチプレクサＭＰＸ。 １４はＲＯＭ。 １４ａはアドレス変換テーブル、 １５はデコーダ、 １６はプロチクシロンキーマツプＰＫＭＰ。 １７はプロテクションキーナンバーレジスタＰＫＮＲ。 １８は比較部、 ２０は高機能プロセッサ、 ２１はモードレジスタ、 ２２はマルチプレクサＭＰＸ。 ２３はアドレス変換部、　　′ ２４はメモリ保護部、　２５は比較部、２６は無効手段
、　　　２７はＲＯＭ。 ２７ａはアドレス変換テーブル、 ＡＤ２３〜０はプロセッサのアドレス情報を出力する２
４ビツトのアドレス線、 ＥＡＤ２３〜２０は拡張アドレスレジスタの切替情報を
出力する拡張アドレス線、 Ａ３１８はＤ　−ＲＡＭの２５６にバイトブロックを選
択するアドレス線、 Ａ８〜０はマルチアドレスのためのアドレス線、ＭＤＦ
はモードフラグ、 ＣＡＳはカラムアドレス選択信号、 ＲＡＷはローアドレス選択信号、 ＣＰＵ−Ａは単機能プロセッサを使用した従来の制御ブ
ロック、 ｃｐｕ−ｃは本発明の高機能プロセッサを使用した制御
ブロック、 である。 アトＬ７７５−星１・’ｇ、！’Ｊ 亭３　口　（０） ＡＤδ〜０　Ｃ＝＝■＝＝Ｄ Ｄ　Ｉ？ＡＭのアトしズ方武゛詫υ月ヌコ苧　　３　２
コ　（ｄ）

Claims (2)

【特許請求の範囲】
1. （１）アドレス変換機能を備える単機能プロセッサを動
   作せしめるプログラムを実行する単機能モードと、該単
   機能プロセッサの機能を拡張した内部拡張手段が動作す
   る高機能モードとを有し、単機能モードまたは高機能モ
   ードで動作する処理装置において、 前記単機能モードで動作するとともに、前記内部拡張手
   段の一部の機能を備えた外部拡張手段（３０、３１）と
   、 前記高機能モードに設定したとき、上記外部拡張手段の
   機能を無効とするとともに、該内部拡張手段に切替える
   手段（３２）と を設けたことを特徴とするプロセッサ制御方式。
2. （２）外部拡張手段の機能は、単機能プロセッサのアド
   レス変換機能の内メモリのアドレスを拡張するアドレス
   拡張手段またはメモリ保護手段であることを特徴とする
   特許請求の範囲第（１）項記載のプロセッサ制御方式。