JP2953584B2 - マルチプロセッサシステムにおける各メモリボードの記憶保護方式 - Google Patents
マルチプロセッサシステムにおける各メモリボードの記憶保護方式Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マルチプロセッサシステムにおける各メ
モリボードの記憶保護装置に関するものである。
モリボードの記憶保護装置に関するものである。
プロセッサの処理データの増大に対処する為、あるい
はシステム性能向上等を目的として、複数台のプロセッ
サから構成されるマルチプロセッサシステムでは、性能
のよいシステムを構築する為に、互いのメモリボードを
システムバス等で共有させ、情報の交換を互いのメモリ
ボードにアクセスすることにより高速かつ円滑に行なう
構成としている。このような従来のマルチプロセッサシ
ステムの例のブロック図を第6図に示す。
はシステム性能向上等を目的として、複数台のプロセッ
サから構成されるマルチプロセッサシステムでは、性能
のよいシステムを構築する為に、互いのメモリボードを
システムバス等で共有させ、情報の交換を互いのメモリ
ボードにアクセスすることにより高速かつ円滑に行なう
構成としている。このような従来のマルチプロセッサシ
ステムの例のブロック図を第6図に示す。
図において、1は中央処理部ボード(以下、CPUボー
ドという)、20はメモリボード、3はCPUボード1とメ
モリボード20をローカルに接続するローカルバス、1A〜
1FはCPUボード1とメモリボード20とローカルバス3と
によりそれぞれ構成された一単位の第1,第2,…第6のプ
ロセッサ、4はこの一単位の各プロセッサ1A〜1Fを接続
してマルチプロセッサシステムを構築する為のシステム
バスである。
ドという)、20はメモリボード、3はCPUボード1とメ
モリボード20をローカルに接続するローカルバス、1A〜
1FはCPUボード1とメモリボード20とローカルバス3と
によりそれぞれ構成された一単位の第1,第2,…第6のプ
ロセッサ、4はこの一単位の各プロセッサ1A〜1Fを接続
してマルチプロセッサシステムを構築する為のシステム
バスである。
次に動作について説明する。第1のプロセッサ1Aと第
2のプロセッサ1B間の情報交換において、第1のプロセ
ッサ1Aは第2のプロセッサ1B内のメモリボード20の記憶
に対して直接データの書込み及び読出しを実行すること
ができ、また、第2のプロセッサ1Bも同様に第1のプロ
セッサ1Aに対してデータの書込み及び読出して実行でき
る。この動作は、第6図における第1のプロセッサ1Aか
ら第6のプロセッサ1Fの全てについて相互に実行するこ
とができる。このように、各プロセッサ1A〜1Fは、情報
交換を必要とするプロセッサ相互間においてシステムバ
ス4を通じて、高速かつ円滑に実行できる。
2のプロセッサ1B間の情報交換において、第1のプロセ
ッサ1Aは第2のプロセッサ1B内のメモリボード20の記憶
に対して直接データの書込み及び読出しを実行すること
ができ、また、第2のプロセッサ1Bも同様に第1のプロ
セッサ1Aに対してデータの書込み及び読出して実行でき
る。この動作は、第6図における第1のプロセッサ1Aか
ら第6のプロセッサ1Fの全てについて相互に実行するこ
とができる。このように、各プロセッサ1A〜1Fは、情報
交換を必要とするプロセッサ相互間においてシステムバ
ス4を通じて、高速かつ円滑に実行できる。
従来のマルチプロセッサシステムにおける各メモリボ
ードの記憶保護装置は以上のように行われているので、
各プロセッサ独自のメモリボード内の情報の保護ができ
ず、また、システムバス上に結合されている一部のプロ
セッサに異常があると、その異常が他のシステムバス上
のプロセッサのメモリボード内の情報破壊にまで波及す
る可能性があり、各プロセッサのメモリボード単位で情
報保護の為に書込み禁止を行なうことが必要で、各プロ
セッサ間で情報の読出しのみの情報交換ではプロセッサ
間の情報交換を高速,円滑に行なえないなどの問題点が
あった。さらに、メモリの書込み許可領域を固定してい
るためにシステムに合わせた領域とすることができない
などの問題点があった。この発明は上記のような問題を
解消するためになされたもので、各プロセッサに設けら
れているメモリボード内の情報の保護をできるととも
に、各プロセッサ間の情報交換を高速,円滑に行うこと
ができ、メモリの書込み許可領域をシステムに合わせた
領域とすることができるマルチプロセッサシステムにお
ける各メモリボードの記憶保護装置を得ることを目的と
する。
ードの記憶保護装置は以上のように行われているので、
各プロセッサ独自のメモリボード内の情報の保護ができ
ず、また、システムバス上に結合されている一部のプロ
セッサに異常があると、その異常が他のシステムバス上
のプロセッサのメモリボード内の情報破壊にまで波及す
る可能性があり、各プロセッサのメモリボード単位で情
報保護の為に書込み禁止を行なうことが必要で、各プロ
セッサ間で情報の読出しのみの情報交換ではプロセッサ
間の情報交換を高速,円滑に行なえないなどの問題点が
あった。さらに、メモリの書込み許可領域を固定してい
るためにシステムに合わせた領域とすることができない
などの問題点があった。この発明は上記のような問題を
解消するためになされたもので、各プロセッサに設けら
れているメモリボード内の情報の保護をできるととも
に、各プロセッサ間の情報交換を高速,円滑に行うこと
ができ、メモリの書込み許可領域をシステムに合わせた
領域とすることができるマルチプロセッサシステムにお
ける各メモリボードの記憶保護装置を得ることを目的と
する。
この発明に係るマルチプロセッサシステムにおける各
メモリボードの記憶保護装置は、各メモリボード内に、
システムバスで結合された他系プロセッサよりの書込み
許可領域を指定する第1のレジスタと、前記書込み許可
領域を前記他系プロセッサの数以上にさらに分割して各
区分毎に書込み許可を指定する第2のレジスタをそれぞ
れ具備するとともに、前記他系プロセッサより該プロセ
ッサの前記メモリボードへのデータ書込み動作要求毎に
該プロセッサの前記メモリボード側でそのデータの書込
みアドレスが、前記第1および第2のレジスタの書込み
許可指定条件を満足するか否かを検査し、指定内の書込
み許可領域への書込み動作のみを受け入れるようにした
ものである。
メモリボードの記憶保護装置は、各メモリボード内に、
システムバスで結合された他系プロセッサよりの書込み
許可領域を指定する第1のレジスタと、前記書込み許可
領域を前記他系プロセッサの数以上にさらに分割して各
区分毎に書込み許可を指定する第2のレジスタをそれぞ
れ具備するとともに、前記他系プロセッサより該プロセ
ッサの前記メモリボードへのデータ書込み動作要求毎に
該プロセッサの前記メモリボード側でそのデータの書込
みアドレスが、前記第1および第2のレジスタの書込み
許可指定条件を満足するか否かを検査し、指定内の書込
み許可領域への書込み動作のみを受け入れるようにした
ものである。
この発明における第1のレジスタは、メモリボード内
の記憶部をプロセッサ内で独自に使用する領域すなわち
システムバスで結合されている他系プロセッサからは読
出し専用領域となる領域と、前記他系プロセッサとシス
テムバスを通じて情報交換を行なうための書込み許可領
域の2つの領域に区分する。また、この発明における第
2のレジスタは、前記第1のレジスタで区分された書込
み許可領域をさらに前記システムバスに結合された前記
他系プロセッサの数以上に分割してその分割単位毎に書
込み許可を指定する。
の記憶部をプロセッサ内で独自に使用する領域すなわち
システムバスで結合されている他系プロセッサからは読
出し専用領域となる領域と、前記他系プロセッサとシス
テムバスを通じて情報交換を行なうための書込み許可領
域の2つの領域に区分する。また、この発明における第
2のレジスタは、前記第1のレジスタで区分された書込
み許可領域をさらに前記システムバスに結合された前記
他系プロセッサの数以上に分割してその分割単位毎に書
込み許可を指定する。
以下、この発明の一実施例を図について説明する。第
1図において、1はCPUボード、2はメモリボード、3
はこのCPUボード1とメモリボード2とを結合して第1,
第2,…第6のプロセッサ1A,1B,…1Fを構築するためのロ
ーカルバス、4は構築された第1〜第6のプロセッサ1A
〜1Fを結合してマルチプロセッサシステムを構築するた
めのシステムバス、10は本発明に係る記憶保護を実施す
るために各メモリボード2内に設けられた書込み保護制
御部である。
1図において、1はCPUボード、2はメモリボード、3
はこのCPUボード1とメモリボード2とを結合して第1,
第2,…第6のプロセッサ1A,1B,…1Fを構築するためのロ
ーカルバス、4は構築された第1〜第6のプロセッサ1A
〜1Fを結合してマルチプロセッサシステムを構築するた
めのシステムバス、10は本発明に係る記憶保護を実施す
るために各メモリボード2内に設けられた書込み保護制
御部である。
第2図は第1図におけるメモリボード2の構成を示す
ブロック図であり、図において、5は情報を記憶するた
めの記憶部、9はこの記憶部5に対してシステムバス4
側及びローカルバス3側よりの書込み/読出し動作要求
を制御するための記憶部制御回路、10はこの記憶部制御
回路9に対して書込み動作の許可を与える前述した書込
み保護制御部、11はシステムバス4とのインターフェイ
スを行なうシステムバスインターフェイス部、12はロー
カルバス3とのインターフェイスを行なうローカルバス
インターフェイス部である。
ブロック図であり、図において、5は情報を記憶するた
めの記憶部、9はこの記憶部5に対してシステムバス4
側及びローカルバス3側よりの書込み/読出し動作要求
を制御するための記憶部制御回路、10はこの記憶部制御
回路9に対して書込み動作の許可を与える前述した書込
み保護制御部、11はシステムバス4とのインターフェイ
スを行なうシステムバスインターフェイス部、12はロー
カルバス3とのインターフェイスを行なうローカルバス
インターフェイス部である。
第3図は第2図における記憶部5と、書込み保護制御
部10の関連を示す概念図であり、図において、6は書込
み許可領域を他系プロセッサの数以上に細区分するため
の本願発明の第2のレジスタ、7はこの第2のレジスタ
6の書込み許可区分とシステムバス4よりのアドレス情
報とを比較できるように該アドレス情報のコード変換を
するデコーダ、8はこのデコーダ7にシステムバス4上
のアドレス情報の必要部分を選択するデコードアドレス
選択部、14は記憶部5の書込み許可領域を指定するため
の本発明の第1のレジスタ、5−1は記憶部5の中でこ
の第1のレジスタ14の指定外であってシステムバス4側
よりは読出し動作専用の領域である他系プロセッサ読出
し専用領域、5−2は記憶部5の中で第1のレジスタ14
で指定されたシステムバス4側より書込み動作の実行が
許可された書込み許可領域である。
部10の関連を示す概念図であり、図において、6は書込
み許可領域を他系プロセッサの数以上に細区分するため
の本願発明の第2のレジスタ、7はこの第2のレジスタ
6の書込み許可区分とシステムバス4よりのアドレス情
報とを比較できるように該アドレス情報のコード変換を
するデコーダ、8はこのデコーダ7にシステムバス4上
のアドレス情報の必要部分を選択するデコードアドレス
選択部、14は記憶部5の書込み許可領域を指定するため
の本発明の第1のレジスタ、5−1は記憶部5の中でこ
の第1のレジスタ14の指定外であってシステムバス4側
よりは読出し動作専用の領域である他系プロセッサ読出
し専用領域、5−2は記憶部5の中で第1のレジスタ14
で指定されたシステムバス4側より書込み動作の実行が
許可された書込み許可領域である。
第4図は第3図における第2のレジスタ6とデコーダ
7との関連を示す詳細なブロック図であり、図におい
て、10−1はローカルバス3よりのデータ、10−2は書
込み許可領域5−2のアドレスを示す書込み許可領域指
定アドレスデータ、10−3は記憶部制御回路9に書込み
動作を指示する書込み許可信号、10−4はシステムバス
4よりの書込み要求信号、10−5はシステムバス4から
の書込み許可領域5−2外への書込み要求に対するシス
テムバス4への返答信号である書込み領域エラー信号で
ある。
7との関連を示す詳細なブロック図であり、図におい
て、10−1はローカルバス3よりのデータ、10−2は書
込み許可領域5−2のアドレスを示す書込み許可領域指
定アドレスデータ、10−3は記憶部制御回路9に書込み
動作を指示する書込み許可信号、10−4はシステムバス
4よりの書込み要求信号、10−5はシステムバス4から
の書込み許可領域5−2外への書込み要求に対するシス
テムバス4への返答信号である書込み領域エラー信号で
ある。
第5図は第3図におけるデコードアドレス選択部8と
第1のレジスタ14との関連を示す詳細なブロック図であ
り、図において、13−1〜13−4は第1のレジスタ14よ
りの出力線である書込み許可領域幅指定線14−2とシス
テムバス4側よりのアドレス線より指定領域幅のアドレ
ス線を選択する4ライントウ1ラインデータセレクタ
ー、14−1は第1のレジスタ14より記憶部5内の書込み
許可領域5−2の開始アドレスを指定する書込み許可領
域スタートアドレス線である。
第1のレジスタ14との関連を示す詳細なブロック図であ
り、図において、13−1〜13−4は第1のレジスタ14よ
りの出力線である書込み許可領域幅指定線14−2とシス
テムバス4側よりのアドレス線より指定領域幅のアドレ
ス線を選択する4ライントウ1ラインデータセレクタ
ー、14−1は第1のレジスタ14より記憶部5内の書込み
許可領域5−2の開始アドレスを指定する書込み許可領
域スタートアドレス線である。
第4図及び第5図の各機能部位は、第2図に示すメモ
リボード2の概略ブロック図内の書込保護制御部10に含
まれる部分である。
リボード2の概略ブロック図内の書込保護制御部10に含
まれる部分である。
次に動作について説明する。
他系プロセッサ1Bからシステムバス4を介してプロセ
ッサ1Aに書き込みが要求されると、プロセッサ1Aは書き
込み許可をシステムバス4を介して他系プロセッサ1Bに
出力するとともに、ローカルバス3を介して第1レジス
タ14に書き込み許可領域5−2の中の他系プロセッサ1B
用の分割された領域(この実施例では16分割されてい
る)にアドレスをセットする。なお、この16分割された
領域のメモリサイズは、各領域において同一である。
ッサ1Aに書き込みが要求されると、プロセッサ1Aは書き
込み許可をシステムバス4を介して他系プロセッサ1Bに
出力するとともに、ローカルバス3を介して第1レジス
タ14に書き込み許可領域5−2の中の他系プロセッサ1B
用の分割された領域(この実施例では16分割されてい
る)にアドレスをセットする。なお、この16分割された
領域のメモリサイズは、各領域において同一である。
他系プロセッサ1Bが、当該システムのメモリにデータ
を書き込む際に、他系プロセッサ1Bが出力するアドレス
情報から、まず上位4ビットを選択し、その4ビットを
使って16分割した内のどの領域かを調べ、その領域が書
き込み許可領域か否かを調べ、許可領域であれば書き込
み許可領域信号10−3を出力し、禁止領域であればエラ
ー信号10−5を出力する。
を書き込む際に、他系プロセッサ1Bが出力するアドレス
情報から、まず上位4ビットを選択し、その4ビットを
使って16分割した内のどの領域かを調べ、その領域が書
き込み許可領域か否かを調べ、許可領域であれば書き込
み許可領域信号10−3を出力し、禁止領域であればエラ
ー信号10−5を出力する。
次に、他系プロセッサ1Bが書き込み領域に書き込む時
に、使用するアドレスバスについて説明する。
に、使用するアドレスバスについて説明する。
この実施例のアドレスバスは、7本(An〜An−6)で
あり、この7本のアドレスバスをMSBから順次4本ずつ
組み合わせると、 第1パターン:(An,An−1,An−2,An−3) 第2パターン:(An−1,An−2,An−3,An−4) 第3パターン:(An−2,An−3,An−4,An−5) 第4パターン:(An−3,An−4,An−5,An−6) のように4パターンができる。すなわち、第1パターン
の場合、アドレス情報のAnを最上位ビットとする任意の
領域を書き込みができる領域として与え、第2パターン
の場合、An−1を最上位ビットとする任意の領域を書き
込みができる領域として与え、以下第3パターン、第4
パターンも同様に領域を与える。したがって、この4パ
ターンがこのシステムで許されるメモリ領域であり、上
記レジスタ14には、この4パターンの何れを選択したか
という情報が格納されている。第5図において、システ
ムバス側アドレス線(他系プロセッサ1Bが当該メモリに
書き込むアドレスを示す)の中からレジスタ14が示すパ
ターンに従って特定の4アドレス線を抽出し、DA0〜DA3
に出力する。また、第4図においてレジスタ6にはそれ
ぞれのパーツが書き込みを許可しているか否かの情報が
格納されており、DA0〜DA3のパーツの情報と比較して、
書き込み許可であれば書き込み許可領域信号10−3が出
力され、書き込み不許可であればエラー信号10−5が出
力される。
あり、この7本のアドレスバスをMSBから順次4本ずつ
組み合わせると、 第1パターン:(An,An−1,An−2,An−3) 第2パターン:(An−1,An−2,An−3,An−4) 第3パターン:(An−2,An−3,An−4,An−5) 第4パターン:(An−3,An−4,An−5,An−6) のように4パターンができる。すなわち、第1パターン
の場合、アドレス情報のAnを最上位ビットとする任意の
領域を書き込みができる領域として与え、第2パターン
の場合、An−1を最上位ビットとする任意の領域を書き
込みができる領域として与え、以下第3パターン、第4
パターンも同様に領域を与える。したがって、この4パ
ターンがこのシステムで許されるメモリ領域であり、上
記レジスタ14には、この4パターンの何れを選択したか
という情報が格納されている。第5図において、システ
ムバス側アドレス線(他系プロセッサ1Bが当該メモリに
書き込むアドレスを示す)の中からレジスタ14が示すパ
ターンに従って特定の4アドレス線を抽出し、DA0〜DA3
に出力する。また、第4図においてレジスタ6にはそれ
ぞれのパーツが書き込みを許可しているか否かの情報が
格納されており、DA0〜DA3のパーツの情報と比較して、
書き込み許可であれば書き込み許可領域信号10−3が出
力され、書き込み不許可であればエラー信号10−5が出
力される。
次に、図5では他系プロセッサ1Bが示すアドレス情報
An〜An−6が4ライントウ1ラインデータセレクタ13−
1〜13−4に接続されているが、上記レジスタ14が出力
する書き込み許可領域幅指定線14−2により4ライント
ウ1ラインデータセレクタ13−1〜3−4に接続したア
ドレス情報の1アドレスを選択するが、当該システムが
第1パターンが示すメモリ領域を「他系プロセッサ1Bが
書き込むことができるメモリ領域」とした場合、第5図
において、4ライントウ1ラインデータセレクタ13−1
〜13−4の最上位ビットがセレクトされ、パターン2の
場合は第2ビットが、同様にパターン3では第3ビッ
ト、パターン4では第4ビットが選択される。このた
め、上記のどのパターンが選択されたとしても、アドレ
スの上位4ビット情報が、4ライントウ1ラインデータ
セレクタ13−1〜13−4から出力される。
An〜An−6が4ライントウ1ラインデータセレクタ13−
1〜13−4に接続されているが、上記レジスタ14が出力
する書き込み許可領域幅指定線14−2により4ライント
ウ1ラインデータセレクタ13−1〜3−4に接続したア
ドレス情報の1アドレスを選択するが、当該システムが
第1パターンが示すメモリ領域を「他系プロセッサ1Bが
書き込むことができるメモリ領域」とした場合、第5図
において、4ライントウ1ラインデータセレクタ13−1
〜13−4の最上位ビットがセレクトされ、パターン2の
場合は第2ビットが、同様にパターン3では第3ビッ
ト、パターン4では第4ビットが選択される。このた
め、上記のどのパターンが選択されたとしても、アドレ
スの上位4ビット情報が、4ライントウ1ラインデータ
セレクタ13−1〜13−4から出力される。
また、第2レジスタ6には、16分割した各メモリから
書き込み許可か否かの情報が格納されており、許可の場
合には1、不許可の場合には0が書き込まれている。
書き込み許可か否かの情報が格納されており、許可の場
合には1、不許可の場合には0が書き込まれている。
アドレス情報DA3〜DA0の情報をデコーダ7でデコード
する。デコードは、DA3〜DA0の4ビットの情報を16ビッ
トの情報に変換するもので、16進数で表現しているDA3
〜DA0の4ビットの情報を10進数に読み替えて、その数
値が示すビットに1を、その他のビットに0を出力す
る。例えば、DA3〜DA0が1111の場合、16進数ではFであ
り、これを10進数で表現すると16となる。したがって、
デコーダ7は7−15に1を、その他7−14〜7−0に0
を出力する。
する。デコードは、DA3〜DA0の4ビットの情報を16ビッ
トの情報に変換するもので、16進数で表現しているDA3
〜DA0の4ビットの情報を10進数に読み替えて、その数
値が示すビットに1を、その他のビットに0を出力す
る。例えば、DA3〜DA0が1111の場合、16進数ではFであ
り、これを10進数で表現すると16となる。したがって、
デコーダ7は7−15に1を、その他7−14〜7−0に0
を出力する。
そこで、第2レジスタ6の情報とデコーダ7の情報と
の論理積とを取り、許可信号10−3またはエラー信号10
−5を出力する。
の論理積とを取り、許可信号10−3またはエラー信号10
−5を出力する。
以上の手順から理解できるように、レジスタ1にある
書き込み領域指定アドレスは固定されたものではなく、
他系プロセッサ1Bからの書き込み要求が発生すると、プ
ロセッサ1Aが他系プロセッサ1B用の分割された領域を判
別して、レジスタ1にそのアドレスを書き込み、これに
より分割された区分である分割された領域を特定のプロ
セッサに割り当てることができる。このように、システ
ムバス上に結合されている各プロセッサ1A〜1Fは、相互
に書込み許可領域5−2及び割り当てられた書込み許可
区分に対し、伝達すべき情報を書込み情報交換を高速,
円滑に実行する。
書き込み領域指定アドレスは固定されたものではなく、
他系プロセッサ1Bからの書き込み要求が発生すると、プ
ロセッサ1Aが他系プロセッサ1B用の分割された領域を判
別して、レジスタ1にそのアドレスを書き込み、これに
より分割された区分である分割された領域を特定のプロ
セッサに割り当てることができる。このように、システ
ムバス上に結合されている各プロセッサ1A〜1Fは、相互
に書込み許可領域5−2及び割り当てられた書込み許可
区分に対し、伝達すべき情報を書込み情報交換を高速,
円滑に実行する。
ここで、書込み許可領域5−2以外に書込み動作を行
なった場合について、第4図及び第5図に関する動作に
ついて説明する。第5図において、システムバス4側よ
りのアドレス線のアドレス情報が、第1のレジスタ14の
許可領域5−2外であると、4ライントウ1ラインデー
タセレクター13−1〜13−4よりの書込み許可領域指定
アドレスデータ10−2が出力されず、第4図において、
この書込み許可領域指定アドレスデータ10−2を入力と
して書込み許可領域5−2の分割区分の一つを指定する
ためのデコーダ7よりの出力線7−0〜7−15が出力状
態とならず、この出力線7−0〜7−15と書込み分割区
分の書込み許可区分を再指定する第2のレジスタ6の出
力線6−0〜6−15との論理積出力が出力状態となら
ず、結果として、書込み許可信号10−3は出力されず、
書込み領域エラー信号10−5がシステムバス4に出力さ
れ、書込み許可領域5−2外への情報の書込み動作は禁
止され、記憶保護が実現される。同様に、書込み許可領
域5−2範囲内の指定書込み区分に、たとえば、第1の
プロセッサ1Aに割り当てられている書込み区分に、第2
のプロセッサ1Bが書込み動作を実行した場合、プロセッ
サ1Aが分割された領域のデータを読み出した後、レジス
タ2の書き込み状態を書き込み禁止状態から書き込み許
可状態にするより以前に、他系プロセッサ1Bがプロセッ
サ1Aに割り当てられている書き込み区分のデータ書き込
み動作が行われ、結果として、第2のレジスタ6の出力
線6−0〜6−15と、デコーダ7の出力線7−0〜7−
15との論理積出力が出力状態とならず、書込み許可信号
10−3が出力されず、システムバス4に対して書込み領
域エラー信号10−5が出力されることになる。
なった場合について、第4図及び第5図に関する動作に
ついて説明する。第5図において、システムバス4側よ
りのアドレス線のアドレス情報が、第1のレジスタ14の
許可領域5−2外であると、4ライントウ1ラインデー
タセレクター13−1〜13−4よりの書込み許可領域指定
アドレスデータ10−2が出力されず、第4図において、
この書込み許可領域指定アドレスデータ10−2を入力と
して書込み許可領域5−2の分割区分の一つを指定する
ためのデコーダ7よりの出力線7−0〜7−15が出力状
態とならず、この出力線7−0〜7−15と書込み分割区
分の書込み許可区分を再指定する第2のレジスタ6の出
力線6−0〜6−15との論理積出力が出力状態となら
ず、結果として、書込み許可信号10−3は出力されず、
書込み領域エラー信号10−5がシステムバス4に出力さ
れ、書込み許可領域5−2外への情報の書込み動作は禁
止され、記憶保護が実現される。同様に、書込み許可領
域5−2範囲内の指定書込み区分に、たとえば、第1の
プロセッサ1Aに割り当てられている書込み区分に、第2
のプロセッサ1Bが書込み動作を実行した場合、プロセッ
サ1Aが分割された領域のデータを読み出した後、レジス
タ2の書き込み状態を書き込み禁止状態から書き込み許
可状態にするより以前に、他系プロセッサ1Bがプロセッ
サ1Aに割り当てられている書き込み区分のデータ書き込
み動作が行われ、結果として、第2のレジスタ6の出力
線6−0〜6−15と、デコーダ7の出力線7−0〜7−
15との論理積出力が出力状態とならず、書込み許可信号
10−3が出力されず、システムバス4に対して書込み領
域エラー信号10−5が出力されることになる。
なお、上記実施例では各プロセッサ1A〜1FをCPUボー
ド1とメモリボード2とを用いて構成したが、CPUボー
ド1とメモリボード2を結合した単一ボードで構成して
もよい。また上記実施例では、データセレクター13−1
〜13−4が4個、また、書込み許可領域5−2の分割区
分数が16区分の場合を示したが、データセレクター数の
増減及びそれに対応して書込み許可領域の分割区分数を
増減してもよい。更に、前記実施例においては、システ
ムバス上に結合されたプロセッサの数が6個の場合につ
いて述べたが、システムに必要とする他の数のプロセッ
サによる組合せでも、同様の効果を奏する。さらに、4
ライントウ1ラインデータセレクタ13−1〜13−4がメ
モリの書込み許可領域の範囲を指定することにより、書
込み許可領域をシステムに合わせた領域とすることがで
きる効果を奏する。
ド1とメモリボード2とを用いて構成したが、CPUボー
ド1とメモリボード2を結合した単一ボードで構成して
もよい。また上記実施例では、データセレクター13−1
〜13−4が4個、また、書込み許可領域5−2の分割区
分数が16区分の場合を示したが、データセレクター数の
増減及びそれに対応して書込み許可領域の分割区分数を
増減してもよい。更に、前記実施例においては、システ
ムバス上に結合されたプロセッサの数が6個の場合につ
いて述べたが、システムに必要とする他の数のプロセッ
サによる組合せでも、同様の効果を奏する。さらに、4
ライントウ1ラインデータセレクタ13−1〜13−4がメ
モリの書込み許可領域の範囲を指定することにより、書
込み許可領域をシステムに合わせた領域とすることがで
きる効果を奏する。
以上のように、この発明によれば、各メモリボード内
に、システムバスで結合された他系プロセッサよりの書
込み許可領域を指定する第1のレジスタと、この書込み
許可領域を前記他系プロセッサの数以上にさらに分割し
て各区分毎に書込み許可を指定する第2のレジスタをそ
れぞれ設けた構成としたので、各メモリボード上の記憶
情報を容易に保護することができ、また、システムバス
上に結合されたプロセッサの一部に異常が発生した場合
においても、書込み許可領域以外の各プロセッサ独自の
保護領域にその異常は波及せず、情報交換を円滑に行な
うマルチプロセッサシステムが得られる効果がある。さ
らに、セレクタがメモリの書込み許可領域の範囲を指定
することにより、書込み許可領域をシステムに合わせた
領域とすることができる効果がある。
に、システムバスで結合された他系プロセッサよりの書
込み許可領域を指定する第1のレジスタと、この書込み
許可領域を前記他系プロセッサの数以上にさらに分割し
て各区分毎に書込み許可を指定する第2のレジスタをそ
れぞれ設けた構成としたので、各メモリボード上の記憶
情報を容易に保護することができ、また、システムバス
上に結合されたプロセッサの一部に異常が発生した場合
においても、書込み許可領域以外の各プロセッサ独自の
保護領域にその異常は波及せず、情報交換を円滑に行な
うマルチプロセッサシステムが得られる効果がある。さ
らに、セレクタがメモリの書込み許可領域の範囲を指定
することにより、書込み許可領域をシステムに合わせた
領域とすることができる効果がある。
第1図は、この発明の一実施例によるマルチプロセッサ
システムにおける各メモリボードの記憶保護装置を実施
するマルチプロセッサシステムの構成を示すブロック
図、第2図は第1図のメモリボードの概略構成を示すブ
ロック図、第3図はこの発明で用いる第1,第2のレジス
タの相互の関連を示す概念図、第4図は第3図における
レジスタ6及びデコーダ7の関連を示すブロック図、第
5図は第3図におけるデコーダアドレス選択部8及び第
2のレジスタ14の関連を示すブロック図、第6図は従来
のマルチプロセッサシステムのブロック図である。 図において、1はCPUボード、2はメモリーボード、3
はローカルバス、4はシステムバス、5は記憶部、6は
第2のレジスタ、7はデコーダ、8はデコード・アドレ
ス選択部、9は記憶部制御回路、10は書込み保護制御
部、11はシステムバスインターフェイス部、12はローカ
ルバスインターフェイス部、13−1〜13−4はデータセ
レクター、14は第1のレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。
システムにおける各メモリボードの記憶保護装置を実施
するマルチプロセッサシステムの構成を示すブロック
図、第2図は第1図のメモリボードの概略構成を示すブ
ロック図、第3図はこの発明で用いる第1,第2のレジス
タの相互の関連を示す概念図、第4図は第3図における
レジスタ6及びデコーダ7の関連を示すブロック図、第
5図は第3図におけるデコーダアドレス選択部8及び第
2のレジスタ14の関連を示すブロック図、第6図は従来
のマルチプロセッサシステムのブロック図である。 図において、1はCPUボード、2はメモリーボード、3
はローカルバス、4はシステムバス、5は記憶部、6は
第2のレジスタ、7はデコーダ、8はデコード・アドレ
ス選択部、9は記憶部制御回路、10は書込み保護制御
部、11はシステムバスインターフェイス部、12はローカ
ルバスインターフェイス部、13−1〜13−4はデータセ
レクター、14は第1のレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項1】中央処理部ボードとメモリボードよりなる
プロセッサをローカルバスで結合し、他の中央処理部ボ
ードとメモリボードとをシステムバスで複数結合し、前
記各メモリボード内の記憶情報を前記各プロセッサ間で
共有し情報交換を行なうマルチプロセッサシステムにお
ける各メモリボードの記憶保護装置において、 前記メモリボード内の記憶部に前記ローカルバスからの
信号により複数の他系プロセッサよりの書込み許可領域
を指定する第1のレジスタと、 前記ローカルバスからの信号により前記書込み許可領域
への書込みの許可か否かを前記複数の他系プロセッサの
数に応じて細区分された前記書込み許可領域の書込み許
可区分毎に指定しうる第2のレジスタと、 前記システムバスから当該他系プロセッサの書込み要求
に伴う所定の書込み許可区分へのアドレス情報が入力さ
れ、前記第1のレジスタにより指定された書込み許可領
域のアドレスを示す書込み許可領域指定アドレスデータ
を選択し出力するセレクタと、 このセレクタから出力された前記書込み許可領域指定ア
ドレスデータを前記所定の書込み許可区分を示すデータ
に変換するデコーダと、 このデコーダの出力と前記第2のレジスタの出力とが入
力され、前記第2のレジスタの出力が前記所定の書込み
許可区分の書込み許可を指定するときには、当該他系プ
ロセッサから書込み要求された前記書込み許可区分にお
ける書込み許可信号を出力する論理回路とを備えたこと
を特徴とするマルチプロセッサシステムにおける各メモ
リボードの記憶保護装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP316388A JP2953584B2 (ja) | 1988-01-12 | 1988-01-12 | マルチプロセッサシステムにおける各メモリボードの記憶保護方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP316388A JP2953584B2 (ja) | 1988-01-12 | 1988-01-12 | マルチプロセッサシステムにおける各メモリボードの記憶保護方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01180655A JPH01180655A (ja) | 1989-07-18 |
JP2953584B2 true JP2953584B2 (ja) | 1999-09-27 |
Family
ID=11549689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP316388A Expired - Lifetime JP2953584B2 (ja) | 1988-01-12 | 1988-01-12 | マルチプロセッサシステムにおける各メモリボードの記憶保護方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2953584B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3976432B2 (ja) | 1998-12-09 | 2007-09-19 | エヌイーシーコンピュータテクノ株式会社 | データ処理装置およびデータ処理方法 |
-
1988
- 1988-01-12 JP JP316388A patent/JP2953584B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01180655A (ja) | 1989-07-18 |
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Legal Events
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