JPS61190642A - 主記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は主記憶制御方式に係り、特に異なる実装密度や
性能を有する主記憶素子を混在させた主記憶の制御に好
適な主記憶制御方式に関する。

〔発明の背景〕

従来の情報処理装置の主記憶制御方式に３いては、例え
ば［ＨＩＴＡＣ８７００機能説明書、　８７００−１−
００１　Ｊ日立製作所発行、昭４５−７に示されるよう
に、フローティングアドレスレジスタＦＡＲ（アドレス
変換レジスタ）は演算処理装置ＣＰＵやチャネルＣＨ等
からの主記憶ＭＳやキー記憶ＫＳのアクセスアドレスを
主記憶ＭＳやキー記憶ＫＳの物理アドレスに変換するフ
ローティングアドレス機構を持っていた。しかしこのフ
ローティングアドレス機構はアドレス変換の単位が常に
一定であり、異なるアドレス変換単位の存在を許すもの
ではなかった。

第６図は従来のこの檀の主記憶制御方式を例示するブロ
ック図である。第６図において、アドレス１０１は演算
処理装置ＣＰＵまたはチャネルＣＨ等から発せられる主
記憶ＭＳおよびキー記憶ＫＳの″アクセスアドレスであ
る。このアドレス１０１はフローティングアドレスレジ
スタＦＡ）（（アドレス変換レジスタ）１０４によるア
ドレス変換の対象となるＴ部とアドレス変換の対象とな
らないＤ部とより成り、アドレス変換の対象となるアド
レス１０１のＴ部は線１１１によりアドレスレジスタＦ
ＡＲ１０４へ送られる。アドレスレジスタＦ　Ａ　ＲＩ
Ｑ４から出力されるアドレス１０１のＴ部のアドレス変
換後のアドレスは線１１３により主記憶ＭＳ１０６の物
理アドレス１０２のＭ部およびキー記憶ＫＳ１０７の物
理アドレス１０３０に部ヘセットされる。またアドレス
変換の対象とならないアドレス１０１のＤ部は線１１２
により主記憶ＭＳ１０６の物理アドレス１０２のＤ部お
よびキー記憶ＫＳ１０７の物理アドレス】０３のｙ部ヘ
セットされる。

このアクセスアドレス１０１のアドレス変換の対象とな
るＴ部は一般には主記憶Ｍ８１０６の増設単位のアドレ
スであり、アドレス変換の対象とならないＤ部は主記憶
ＭＳ１０６の増設単位内のアドレスである。

いま例えば、主記憶１０６を２５６にビット素子を使用
して８バイトデプスの４バンク構成とすると、その増設
単位は８Ｍバイトとなる。第７図はこの主記憶１０６の
構成の場合の演算処理装置１ｃＰＵまたはチャネルＣＨ
等が使用する３１ビツトの主記憶アクセスアドレス１０
１の１部８よびＤ部、「部を例示するアドレスビット説
明図である。第７図において、アドレス１０１のＴ部は
ビット１〜８、Ｄ部はビット９〜２８、ｙ部はビット９
〜１９である。

いま上記構成の主記憶１０６において主記憶素子を２５
６にビット素子の４倍の実装密度を持つ１Ｍビット素子
に変えると、その増設単位は８Ｍバイトの４倍の３２バ
イトになる。第８図はこの主記憶１０６の構成の場合の
主記憶アクセスアドレス１０１のＴＩＩよびＤ部を例示
するアドレスビット説明図である。

第８図において、アドレス１０１のＴｓおよびＤ部はそ
れぞれＴ１部のビット１〜６、Ｄ部部のビット７〜２８
に変る。また第９図はフローティングアドレスレジスタ
Ｆ　Ａ　凡１０４の出力のにエントリの構成を例示する
説明図である。第９図において、アドレスレジスタＦ　
Ａ　Ｒ１０４のエントリ１０５０Ａ部はアドレス１０１
のＴ部から求められたアドレスであり、主記憶１０６の
物理アドレス１０２０Ｍ部およびキー記憶１０７の物理
アドレス１０３のに部ヘセットされる。また１エントリ
１０５の工部は線１１１により入力されたアドレス１０
１のＴ部に対応する主記憶１０６３よびキー記憶１０７
が使用できない状舊にあり無効であること、つまり実装
されていないとか障害で使用不能であるか否かを示し、
使用できない状態のとき１１“となる。

このような従来方式の問題点の１つは上記のように主記
憶１０６の増設単位の容量が変った場合のアクセスアド
レス１０１のＴ部のビット数の減少およびＤ部のビット
数の増加（第８図）に対応できないことであった。

第１０図は従来の改良された主記憶制御方式を例示する
ブロック図である。第１０図において、各図面を通じて
同一符号または記号は同一または相当部分を示すものと
し、例えば上記構成の主記憶１０６の増設単位の８Ｍバ
イトの４倍化の３２Ｍバイトに変える場合には、アクセ
スアドレス１０１のＴ部の下位ビット７．８（第７図）
をアドレス１０１より線１１４により主記憶１０６の物
理アドレス１０２のＥ部およびキー記憶１０７の物理ア
ドレス１０３のＥ部へ送る。この物理アドレス１０２の
Ｅ部は主記憶１０６へ送られ、上記２５６にビット素子
を使用した主記憶１０６では使用されないが、１Ｍビッ
ト素子を使用した主記憶１０６では増設単位内のアドレ
スとして使用される（第８図）。またこのフローティン
グアドレスレジスタＦ　Ａ　Ｒ１０４はアドレス１０１
のＴ部のビット１〜６　（ｉＸ７図）の同一の値に対す
るビット７．８の値′００“〜１１１“の４連続アドレ
スに対して同一の出力を線１１３へ送出する。

この改良された従来方式には下記の問題点がある。この
キー記憶１０７の物理アドレス１０３もアドレスレジス
タＰ　Ａ　Ｒ１０４の対象としている理由はキー記憶１
０７の最小容量を少すくシて価格を低減しようとすると
ころにある。いま例えばキー記憶１０７の増設単位がア
ドレス１０１０ビツト１〜１９（第７図）で示される容
量の４分の１づつであるとした場合に、アドレス１０１
よりキー記憶１０７の物理アドレス１０３へＴ部の下位
ビット７．８の２ビツトが常に送付されている（第１０
図）。したがって主記憶素子の実装密度が４倍になって
もそれに対応するアドレスのキー記憶素子の実装密度も
４倍となる保証はないので、上記アドレス１０１のＴ部
の下位ビット７．８０２ビツトは常にキー記憶１０７の
アクセスに使用されなけれはならない。上記の理由より
２５６にビット素子を使用した主記憶１０６において、
例えばアドレス１０１のＴ部の下位ビット７．８（第７
図）の値が１００“のビット１〜６の全組合せに対して
、アドレスレジスタＦＡ　Ｒ１０４の出力の１エントリ
１０５の工部（第９図）が全て′１“の時に、このアド
レスに対応する主記憶１０６はなくてもよいがキー記ｔ
ｌｉ１０７は取り外すことができないため、キー記憶１
０７の容量を主記憶１０６の容量に見合った分だけ実装
するということができず、常に主記憶１０６の最大容量
をサポートするキー記憶１０７を実装しておかなければ
ならないという問題点があった。

さらに従来方式の他の問題点は異なる性能を有する主記
憶素子を混在させて使用する場合にあるこの場合に問題
となる主記憶素子の性能としては１つはアクセスタイム
、２つはサイクルタイム、３つは動作モードが考えられ
る。すなわち、従来方式では異なったアクセスタイムや
サイクルタイムを有する素子を混在させて使用する場合
に、遅いアクセスタイムやサイクルタイムに合せて制御
する方式や、あるアドレスを境に同一の性能を有する素
子を実装してそのアクセスアドレスによりアクセスタイ
ムやサイクルタイムを変える方式が採られている。しか
しこのような従来方式では、異なる主記憶素子を任意に
実装しかつその素子の　　・アクセスタイムやサイクル
タイムで動作させることができないという問題があった
。

また主記憶素子の動作モードとしては、ページやニブル
やスタティックカラム等があり、連続して読出しや書込
みする時にはアクセスタイムを短縮するために有効な機
能であることは周知であるまたこれらの動作モードの詳
細は例えば日経エレクトロニクス１９８３　、４　、２
５’機能も性能も多様になるダイナミックＲＡＭ“や、
日経エレクトロニクス１９８３．９．１２　’メモリシ
ステムを容易に高速化できるスタティックコラム方式６
４にダイナミックＲＡＭ“に記載される。これらの資料
からも分るように、これらの動作モードでは主記憶素子
のＲ，ＡＳ　、　ＣＡＳ　、アドレスの更新の方式が異
なっていて、゛従来方式ではこれらの異なった動作モー
ドの主記憶素子を混在させて使用することは困難であっ
た。

〔発明の目的〕

本発明の目的は第１に異なる実装密度を有する素子を混
在させた主記憶の制御を容易にし、第２に異なるアクセ
スタイムやサイクルタイムの性能の素子を混在させた場
合にその素子の性能を引き出すアクセスタイムやサイク
ルタイムでの主記憶の制御を可能にし、第３に異なる動
作モードの性能の素子を混在させた場合の主記憶の制御
を可能とする主記憶制御方式を提供するにある。

〔発明の概要〕

本発明は主記憶の増設単位内では同一の主記憶素子を使
用し、異なる増設単位では主記憶素子の第１Ｋ実装密度
、第２にアクセスタイムやサイクルタイムの性能、第３
に動作モードの性能の違いを許し、主記憶の増設巣位ご
とに用意されている７０−ティングアドレスレジスタ（
アドレス変換レジスタ）の各二ントリにそこに使用され
ている主記憶素子の第１に実装密度、第２にアクセスタ
イムやサイクルタイムの性能、第３に動作モードの性能
に関する情報の全部または一部を格納しておき、この情
報を用いて主記憶やキー記憶を制御することにより、異
なる実装密度や性能を有する主記憶の制御を容易にした
主記憶制御方式である。

〔発明の実施例〕

以下に本発明の一実施例を第１図ないし第５図により説
明する。

第１図は本発明による主記憶制御方式の−天施例を示す
ブロック図である。第１図において、１０１は演算処理
装置ＣＰＵやチャネル（入出力装置）ＣＨから発せられ
る主記憶ＭＳ９よびキー記憶ＫＳのアクセスアドレス、
１０２は主記憶ＭＳの物理アドレス、１０３はキー記憶
に８の物理アドレス、１０４はフローティングアドレス
レジスタＦ　Ａ　）ｔ、　（アドレス変換レジスタ）、
１０６は主記憶Ｍ　８　、１０７はキー記憶に８，１０
８は本発明によるアドレスレジスタＦＡＲ制御部、１ｏ
９は同じく主記憶ＭＳ内の主記憶制御部ＭＳＣである。

また第２図は、本発明により第１に異なる実装密度の主
記憶素子の混在を主記憶の増設巣位に許す場合のアドレ
スレジスタ１０４の１エントリ１０５の構成を例示する
説明図である。第２図において本発明の１エントリ１０
５の構成は従来（第９図）のエントリ１０５のアドレス
１０１のＴ部から求められたアドレスのＡ部と、＠１１
１により入力されたアドレス１０１のＴ部に対応した主
記憶やキー記憶が使用できない状態にあるか否かを示す
アドレスの工部に対し、そのエントリに対応した主記憶
１０６に増設巣位に使用される主記憶素子の第１に実装
密度に関する情報が格納されるアドレスのＢ部が拡張さ
れている。

さらに第３図は本発明により第２に異なるアクセスタイ
ムやサイクルタイムの性能の主記憶素子や第３に異なる
動作モードの性能等の主記憶素子の混在を主記憶の増設
単位に許す場合のアドレスレジスタ１０４の１エントリ
１０５の構成を例示する説明図である。第３図において
本発明の１エンドＩＪ　１０５の構成は上記のアドレス
のＡ部とＢ部と工部に対し、そのエントリに対応した主
記憶１０６に　−増設単位に使用される主記憶素子の第
２にアクセスタイムやサイクルタイムの性能に関する情
報や第３に動作モードの性能に関する情報等の全部また
は一部の情報が格納されるアドレスの０部が拡張されて
いる。

この構成で、フローティングアドレスレジスタＦＡＥｔ
（アドレス変換レジスタ）１０４は演算処理装置ＣＰＵ
やチャネルＣＨからの主記憶やキー記憶のアクセスアド
レス１０１のアドレス変換の対象となる主記憶の増設本
位のアドレスのＴ部より巌１１１によりアクセスされる
。このアドレスレジスタ１０４の読み出されたアドレス
変換後のデータのエンｌ−ＩＪ　１０５　（第２図）の
Ａ部は線１１３により主記憶１０６の物理アドレス１０
２０Ｍ部へ送られセットされる。またアクセスアドレス
１０１のＴ部の下位ビット（第７図のピッｌ−７，８）
は＠　１１４により主記憶１０６の物理アドレス１０２
のＥ部へ送られセットされる。またアクセスアドレス１
０１のアドレス変換の対象とならない上記・憶の増設巣
位内のアドレスのＤ部およびＤ′部は線１１２により主
記憶の物理アドレス１０２のＤ部およびキー記憶１０７
の物理アドレス１０３のＤ′部にそれぞれ送られセット
される。さらに本発明のアドレスレジスタＦＡＲ。

制御部１０８には線１１３によりアドレスレジスタ１０
４の読出しデータのエントリ１０５　（＠　２図）のＡ
部および線１１５により第１の実装密度情報のＢ部等が
入力されるとともに、線１１４によりアドレス１０１０
′ｒ部の下位ビット（第７図のビット７゜８）が入力さ
れ、第１の実装密度情報のＢ部により制御されたアドレ
スレジスタ制御部１０８の出力が線１１６によりキー記
憶１０７の物理アドレス１０３０に部へ送られセットさ
れる。さらにまた本発明のアドレスレジスタ１０４の読
出しデータのエントリ１０５　（Ｍ　３図）の第２のア
クセスタイムやサイクルタイムの性能や第３の動作モー
ドの性能等の情報の０部が出力される場合には、線１１
７によりその性能情報の０部が主記憶１０６内の主記憶
制御部１０９に送られ、この性能情報の０部により上記
１ｉｉ１０６の主記憶素子の第２のアクセスタイムやサ
イクルタイムの性能や第３の動作モードの性能等が制御
される。

Ｎ４図は本発明により第１に異なる実装密度の主記憶素
子の混在を許す場合の８ｇ１図のアドレスレジスタ制御
部１０８の詳細ブロック図である。第４図において１２
１はシフタ、１２２はセレクタである。この構成でアド
レスレジスタ制御部１０８のシフタ１２１には線１１３
によりアドレスレジスタ１０４（第１図）の読出しデー
タのエントリ１０５（第２図）のＡ部が入力されるとと
もに、線１１５により入力されるアドレスレジスタ１０
４の読出しデータのエンｌ−ＩＪ　１０５の第１の実装
密度情報のＢ部の指定により左シフトして線１２３へ出
力する。このシフタ１２１が左シフトするビットメは第
１の実装密度情報のＢ部の値によって決まり、一般に１
倍、２倍、４倍、８倍モード等の任意の値をとりつるが
、本実施例では上記の主記憶本成で主記憶素子に２５６
にビット素子を使用した場合とＨｖｔｂｇ子に変えて使
用した場合についてＢ部の値は１倍モードと４倍モード
の値であり、Ｂ部の値が１倍モードの値の時にはシフタ
１２１は左シフトせず４倍モードの値の時にはシフタ１
２１は２ビツトだけ左シフトする。こうしてアドレスレ
ジスタ制御部１０８が第１の実装密度情報のＢ部の指定
により１倍モードと４倍モードをサポートする場合には
、シフタ１２１の出力線１２３の下位２ビツトは線１２
４によりセレクタ１２２へ入力されるとともに他のビッ
トは線１２５の出力となる。セレクタ】２２の他の人力
は線１１４によるアクセスアドレス１０１　（第１図）
のＴ部の下位２ビツト（第７図のビット７．８）および
線１１５による上記第１の実装密度情報のＢ部であり、
セレクタ１２２は線１１５の第１の実装密度情報のＢ部
の値が１倍モードの値の時には、線１２４によるシフタ
１２１からの下位２ビツトをセレクトし、４倍モードの
値の時には＄１１４によるアドレス１０１のＴ部からの
下位２ビツトをセレクトする。セレクタ１２２の出力は
線１２６により／フタ１２１からの絵１２５の出力とと
もにアドレスレジスタ制御部１０８の出力となり線１１
６によりキー記憶１０７の物理アドレス１０３（第１図
）のに部にセットされる。

以上のようにして本実施例によれば、主記憶に使用され
る主記憶素子の第１に実装密度の情報ン用いて、例えば
２５６にビット素子の使用時には、アクセスアドレス１
０１のＴ部の下位ビット７．８（ＷＪＴ図）をキー記憶
の物理アドレス１０３に使用せず、４倍の実装密度をも
つ１Ｍビット素子に変えた使用時にはアドレス１０１の
Ｔ部の下位ビット７．８（第８図）をキー記憶の＃ＩＪ
理アドアドレス１０３用するようにして、上記した従来
の改良された方式（第１０図）の問題点も容易に解決さ
れる。

次に第５図は本発明により第２に異なるアクセスタイム
やサイクルタイムの性能や・第３に異なる動作モードの
性能等の主記憶素子の混在を許す場合の第１図の主記憶
１０６内の主記憶制御部１０９の詳細ブロック回路図で
ある。第５図において１３１゜１３２は各時間制御部、
１３３，１３４，１３５は各動作モード制御部、１３６
は共通制御、１３７〜１４１は各アンドゲート、１４２
，１４３はオアゲートで、線１６４は演算処理装置ＣＰ
ＵやチャネルＣＨからのメモリリクエストにより発せら
れる主記憶制御部１０９の起動信号線である。この構成
で、演算処理装置ＣＰＵやチャネルＣＨからのメモリリ
クエストにより発せられる起動信号が線１４４により主
記憶制御部１０９の各アンドゲート１３７〜１４１に入
力される。

一方でアドレスレジスタ１０４（第１図）の読出しデー
タのエン１−ＩＪ１０５（＠３図）の性能情報の０部が
線１１７により主記憶制御部１０９に入力され各性能情
報により、線１４５〜１４９０制御情報となり各アンド
ゲート１３７〜１４１へ入力される。

すなわち本実施例では、第２にアクセスタイムおよびサ
イクルタイムで性能の２種類の組合せと第３に動作モー
ドの性能で３種類の組合せを行う場合を例示し、線１４
５，１４６の情報は第２にアクセス２よぴサイクルタイ
ムの情報で、どちらか一方が１１“となり、線１４４の
起動信号とアンドゲート１３７．１３８でＡＮＤがとら
れて時間制御部１３１または１３２を起動する。すると
、時間制御部１３１または１３２はそのアクセスタイム
およびサイクルタイムに固有の制御タイミングを作成し
、オアゲート１４２を介して線１４３により動作モード
制御部１３３〜１３５および共通制御１３６へ送る。ま
た、線１４７゜１４８．１４９の情報はＷＪ３に動作モ
ードの情報でどれか１つが′１“となり、線１４４の起
動信号とアンドゲート１４７〜１４９でＡＮＤがとられ
て対応する動作モード制御部１３３〜１３５のうちの１
つを起動する。動作モード制御部１３３〜１３５０１つ
が起動されると、線１４３により送られる制御タイミン
グを使用して各動作モード固有の制御信号を発生し、オ
アゲート１４３を介して共通制御１３６へ出力する共通
制御１３６は時間制御部１３１　、１３２よりオアゲー
ト１４２を介して送られる制御タイミング信号および動
作モード制御部１３３〜１３５よりオアゲート１４３を
介して送られ制御信号により、主記憶１０６のアドレス
レジスタやデータレジスタの制御や主記憶素子へ送られ
るＲＡＳ　、ＣＡＳ、（、ｇ　、ＷＥアドレス等の制御
を行う。

以上のようにして本実施例によれば、主記憶に使用され
る主記憶素子の第１に実装密度と第２にアクセスタイム
やサイクルタイムの性能と第３に動作モードの性能等の
情報を用いて、演算処理装［ＣＰＵやチャネルＣＨが主
記憶ＭＳをアクセスするさいに、フローティングアドレ
スレジスタＦＡｌ（、よりアクセスするアドレスに使用
されている主記憶素子の上記性能情報を読み出し、その
情報にもとづいて主記憶制御を行うので、主記憶の増設
巣位ごとの異なった主記憶素子の使用が可能となり、か
つその主記憶素子の性能に最適の制御が実行できる。

〔発明の効果〕

以上の説明のように本発明の主記憶制御方式によれば、
第１に異なる実装密度の主記憶素子の混在が主記憶の増
設巣位ごとに任意のアドレスで可能となり、第２２１つ
のフローティングアドレスレジスタ（アドレス変換レジ
スタ）を主記憶と、キー記憶で共用するシステムで異な
る実装密度の主記憶素子を混在させる場合も、キー記憶
を主記憶の最大容量ぶん常に実装しておく必要がなくな
り、第３に異なるアクセスタイムやサイクルタイムの性
能の主記憶素子を主記憶の増設巣位ごとに使用した場合
に、そのアドレスに使用されている素子に最適なアクセ
スタイムやサイクルタイムの制御が可能となり、第４に
異なる動作モードの性能等の主記憶素子を主記憶の増設
単位ごとく使用した場合に、その素子に最適な動作モー
ドの制御を行うことが可能となるなどの効果がある。

【図面の簡単な説明】

第１図は本発明による主記憶制御方式の一実施例を示す
ブロック図、第２図は第１図の異なる実装密度の主記憶
素子の混在を許す場合のアドレスレジスタ１０４のｌエ
ントリの構成を例示する説明図、第３図はｗＪ１図の異
なる性能の主記憶素子の混在も許す場合のアドレスレジ
スタ１０４の１エントリの構成を例示する説明図、第４
図は第１図のアドレスレジスタ制御部１０８を例示する
詳細ブロック図、第５図は第１図の主記憶１０６内の主
記憶制御部１０９を例示するブロック回路図、第６図は
従来の主記憶制御方式の一例を示すブロック図、第７図
は第６図等の３１ビツトの主記憶アドレス１０１のＴ部
およびＤ部の一例を示す説明図、第８図は第６図等の３
１ビツトの主記憶アドレス１０１のＴ＠ｊ６よびＤ部の
他の例を示す説明図、第９図は第６図のアドレスレジス
タ１０４の１エントリの構成を例示する説明図、第１０
図は従来の主記憶制御方式の他の例を示すブロック図で
ある。 １０１・・・主記憶アクセスアドレス １０２・・・主記憶物理アドレス １０３・・・キー記憶物理アドレス １０４・・・フローティングアドレスレジスタＦＡＲ（
アドレス変換レジスタ） １０５・・・アドレスレジスタ１０４の１エントリ１０
６・・・主記憶Δ４Ｓ １０７・・・キー記憶に８ １０８・・・フローティングアドレスレジスタＦＡＲ制
御部 １０９・・・主記憶ＭＳ内の主記憶制御部ＭＳＣ１２１
・・・シフタ １２２・・・セレクタ １３１、．１３２・・・時間制御部 １３３〜１３５・・・動作モード制御部１３６・・・共
通制御

Claims (1)

【特許請求の範囲】
1. 演算処理装置や入出力装置からの主記憶アクセスアドレ
   スの一部のアドレスビットにより読み出したアドレス変
   換レジスタの読出しデータと、上記主記憶アクセスアド
   レスの残りのアドレスビットとのビット組合せにより、
   主記憶または主記憶とキー記憶の物理アドレスを再構成
   する主記憶制御方式において、上記アドレス変換レジス
   タの各エントリに、そのエントリに対応した主記憶アド
   レスに使用されている主記憶素子の実装密度、アクセス
   タイムやサイクルタイム、動作モードに関する情報の全
   部または一部を有し、その情報により上記ビット組合せ
   及びアクセスタイムやサイクルタイム及び動作モード制
   御の全部または一部を変える主記憶制御方式。