JP2533245Y2

JP2533245Y2 - データ処理装置

Info

Publication number: JP2533245Y2
Application number: JP1985156472U
Authority: JP
Inventors: 克之亀井; 芳樹下間
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-10-15
Filing date: 1985-10-15
Publication date: 1997-04-23
Anticipated expiration: 2000-10-15
Also published as: JPS6266344U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は、マイクロプログラム制御方式のデータ処理
装置において、基本データ処理部に付加された付加デー
タ処理部の制御メモリの制御に関するものである。

〔従来の技術〕

一般に、このようなデータ処理装置としては、例え
ば、汎用計算機の基本データ処理部に、ベクトル演算用
などの科学技術演算プロセッサを備えた付加データ処理
部を付加した構成を挙げることができる。

第２図は従来のデータ処理装置を示す概略的ブロック
図であり、図において1,1Aはマイクロプログラムを格納
するそれぞれ基本データ処理部用制御メモリ、付加デー
タ処理部用制御メモリ、2,2Aは前述の各制御メモリ1,1A
より読出された内容を保持するそれぞれ第1,第２マイク
ロ命令レジスタ、3,3Aは各制御メモリ1,1Aのアドレスを
保持するそれぞれアドレスレジスタ、4,4Aは後述する共
通バス６への出力制御のための駆動信号を生成する駆動
信号生成回路、5,5Aはこの駆動信号により動作し共通バ
ス６へ出力を乗せる駆動回路、そして６は複数のデータ
処理部が接続された共通バスである。なお、１〜５は基
本データ処理部の一部を構成し、同様に1A〜5Aは付加デ
ータ処理部の一部を構成する。そして、この基本データ
処理部は、それぞれ図示を省略しているが、周知のとお
りデータ処理プロセッサ及びデータ処理に必要な例え
ば、入出力制御回路、メモリ制御回路、割込制御回路、
次アドレス生成回路等を備えており、これらは、制御メ
モリ１の出力により制御されて動作する。また、付加デ
ータ処理部にも、図示を省略しているが、付加データ処
理プロセッサを備えており、こちらは、制御メモリ1Aの
出力により制御されて動作する。

なお、付加データ処理部におけるデータ処理において
も、入出力制御回路、メモリ制御回路等々の各種制御回
路を必要とするが、H/W（ハードウェア）量が多くなる
のを避けるため、各種制御回路は基本データ処理部のも
のを流用（共用）することが行われている。このように
付加データ処理部を設けると共に各種制御回路は基本デ
ータ処理部のものを流用する構成においては、付加デー
タ処理部の制御時にも基本データ処理部の各種制御回路
を制御する必要があり、このためには、制御メモリ1,1A
を同じタイミングで動作させる必要があり、同一アドレ
スを与えるようになっている。

なおまた、基本データ処理部及び付加データ処理部の
各プロセッサの出力は、駆動回路5,5Aを経て共通バス６
に供給されるが、各データ処理部の出力が共通バス６上
で衝突しないよう、それぞれの制御メモリの内容によっ
て制御される。

この制御について今少し詳しく説明すると、例えば第
３図から第４図に示す周知の構成のように、前記基本デ
ータ処理部用制御メモリ１の各アドレスに記憶させた制
御命令中に、それぞれ共通バス６の駆動を制御する共通
バス駆動制御領域1cがあり、その内容が「１」であれば
駆動回路５を開き共通バス６への出力を許し、「０」で
あれば駆動回路５を塞ぎ共通バス６への出力を行わない
ように構成し、かつ、前記付加データ処理部用制御メモ
リ1Aの各制御命令中にも、第４図に示すように、共通バ
ス駆動制御領域1Acがあり、その内容が「１」であれば
駆動回路5Aを開き共通バス６への出力を許し、「０」で
あれば駆動回路5Aを塞ぎ共通バス６への出力を行わない
ように構成すると共に、同一アドレスにおけるこれらの
共通バス駆動制御領域の内容を、第５図に示すように、
共通バス出力指示「１」が重ならない状態に設定してお
くことにより、各データ処理部の出力が共通バス６上で
衝突しないように制御される。すなわち、前述の各制御
メモリ1,1Aに記憶させてあるマイクロプログラムは、周
知のように、各制御メモリ1,1Aから同期して読み出され
動作するものであり、前記各制御メモリ1,1Aの同一アド
レスにおいて共通バス出力指示「１」が重ならなけれ
ば、各データ処理部の出力が共通バス６上で衝突するこ
とはない。

なお、各データ処理部の出力が共通バス６上で衝突し
ないよう制御する構成としては、第６図に示すように、
基本データ処理部側のマイクロ命令レジスタ２の出力を
受ける駆動信号生成回路４にNAND回路を用い、その入力
に、付加データ処理部側の駆動信号生成回路4Aの出力を
加えることにより、基本データ処理部側の出力よりも付
加データ処理部側の出力を優先させる構成でも差し支え
ない。

尚、この基本データ処理部はデータ処理装置の一部と
して標準装備され、付加データ処理部はデータ処理装置
にオプションとして付加されるプロセッサである。ま
た、これらデータ処理部は前述の複数のデータ処理部の
一部である。

従来のデータ処理装置は前述したように構成されてお
り、以下に、その動作について説明する。第1,第２アド
レスレジスタ3,3Aには同一内容のアドレスが与えられて
おり、このアドレスによって各制御メモリ1,1Aがアクセ
スされると、各制御メモリ1,1Aからマイクロ命令が読み
出されてマイクロ命令レジスタ2,2Aに保持される。次い
で、各マイクロ命令レジスタ2,2Aの命令レジスタ信号に
より、各データ処理用プロセッサが動作すると共に、各
プロセッサの出力を駆動回路5,5Aを経て共通バス６に供
給するための駆動信号が駆動信号生成回路4,4Aで生成さ
れている。この駆動信号生成回路4,4Aで生成された駆動
信号により、駆動回路5,5Aが各プロセッサの出力を供給
するために制御される。

〔考案が解決しようとする問題点〕

従来のデータ処理装置では、例えば、基本データ処理
部にオプションとして付加された付加データ処理部にお
いて、本来、基本データ処理部用制御メモリ１の全アド
レス空間に対応するアドレス空間を有する制御メモリ1A
を設ける必要がないにもかかわらず、データ処理装置が
前述したように構成されていたので、やむをえず前述の
制御メモリ1Aを使用しなければならないという問題点が
あった。つまり、基本データ処理部用制御メモリ１と同
一記憶容量の付加データ処理部用制御メモリ1Aを設ける
必要があり、そのためにハードウェアが大きくなってコ
ストアップとなっていた。

この考案は上記のような問題点を解決するためになさ
れたもので、オプションとして付加された付加データ処
理部において、基本データ処理部用制御メモリと同一の
記憶容量を要しない制御メモリ、すなわち付加データ処
理部において必要とするアドレス空間のみを有する制御
メモリを使用して共通バスを駆動することにより制御メ
モリのハードウェアを小さくすることができるデータ処
理装置を得ることを目的とする。

〔問題点を解決するための手段〕

本考案に係るデータ処理装置は、基本データ処理部用
制御メモリを有する基本データ処理部と、前記基本デー
タ処理部にオプションとして付加された付加データ処理
部と、前記付加データ処理部に設けられ前記基本データ
処理部用制御メモリの全アドレス空間の一部に相当する
アドレス空間を有する付加データ処理部用制御メモリ
と、前記基本データ処理部用制御メモリ及び付加データ
処理部用制御メモリのアドレスを保持する第1,第２アド
レスレジスタと、前記基本データ処理部用制御メモリに
接続された第１マイクロ命令レジスタと、前記第１マイ
クロ命令レジスタに接続された第１駆動信号生成回路
と、前記第１駆動信号生成回路に接続された第１駆動回
路と、前記第２アドレスレジスタに接続されこの第２ア
ドレスレジスタのアドレスが前記付加データ処理部用制
御メモリのアドレス空間に含まれているか否かを判別す
るデコーダと、前記付加データ処理部用制御メモリに接
続された第２マイクロ命令レジスタと、前記デコーダ及
び第２マイクロ命令レジスタに接続された第２駆動信号
生成回路と、前記第２駆動信号生成回路に接続された第
２駆動回路と、前記第1,第２駆動回路に接続された共通
バスとを備え、前記付加データ処理部用制御メモリの読
出しを行ったアドレスが前記付加データ処理に有効なア
ドレスである場合のみ、前記付加データ処理部用制御メ
モリから読出されたマイクロ命令による動作結果が、前
記第２駆動回路を経て前記共通バスに出力されるように
した構成である。

〔作用〕

この考案におけるデータ処理装置の付加データ処理部
側の共通バスへの駆動信号の生成は、マイクロプログラ
ムのアドレスによって制御され、そのアドレスが、付加
データ処理部にとって無効であるとデコーダにより判定
されたときは付加データ処理部側のデータは共通バスに
出力されない。従って、付加デコーダ処理部は、それ自
体に無効なアドレス空間に対応する制御メモリ部を持つ
必要がなく制御メモリ部のハードウェアを小さくするこ
とができる。

〔実施例〕

以下、この考案の一実施例を図について説明する。こ
の実施例を概略的ブロック図で示す第１図において、１
は基本データ処理部用制御メモリであって全アドレス空
間を有する。1Bはこの基本データ処理部用制御メモリ１
にオプションとして付加された付加データ処理部等のた
めの付加データ処理部用制御メモリで、この付加データ
処理部に無効な無効メモリ部分1Baと、この付加データ
処理部に有効な有効メモリ部分1Bbとからなる。２は基
本データ処理部用制御メモリ１より読み出されたマイク
ロ命令を保持する第１マイクロ命令レジスタ、2Aは有効
メモリ部分1Bbより読み出されたマイクロ命令を保持す
る第２マイクロ命令レジスタ、3,3Aは前述の各制御メモ
リ1,1Bのアドレスを保持する同一内容の第1,第２アドレ
スレジスタ、７は付加データ処理部用制御メモリ1Bのア
ドレスをデコードし、駆動信号の生成を制御するデコー
ダ、４は共通バス６への出力制御のための駆動信号を生
成する第１駆動信号生成回路、4Bは、共通バス６への出
力制御のための駆動信号を生成するための第２駆動信号
生成回路としてのNAND回路、5,5Aはこの駆動信号により
動作し共通バス６へ出力を乗せる第1,第２駆動回路、６
は複数のデータ処理部が接続された共通バスである。な
お、１〜５が基本データ処理部の一部を構成する点は第
２図の構成と同じであるが、この考案では1B,2A,3A,4B,
5A及び７が付加データ処理部の一部を構成している。

従って、付加データ処理部では、この付加データ処理
部に無効なマイクロプログラムのアドレスに対応する無
効メモリ部分1Baを、ハードウェアとして削除するため
に、アドレスのデコーダ７を設け、このデコーダ７から
のデコード信号を第２駆動信号生成回路4Bに送るように
構成した。

尚、デコーダ７は、マイクロプログラムのアドレスが
その付加データ処理部に対して有効か無効かを判定する
ための第１手段を構成し、第２駆動信号生成回路4Bは、
デコーダ７からのデコード信号及び第２マイクロ命令レ
ジスタ2Aからの命令レジスタ信号によって共通バス６の
駆動信号を生成するための第２手段を構成している。さ
らに付加データ処理部用制御メモリは、例えば0000〜99
99迄連続して形成されたアドレスを用いれば、デコーダ
７で解読する場合、極めて好都合である。

尚、第１マイクロ命令レジスタ２の出力の一部と第２
マイクロ命令レジスタ2Aの出力の一部はそれぞれ共通バ
ス６へのデータの出力を制御するもので、基本データ処
理部と付加データ処理部の出力が共通バス６上で衝突し
ないよう、各制御メモリ1,1Bの内容によって排他制御さ
れていることは前述の第２図の従来説明で述べたと同様
に周知であるので、ここではその具体的説明は省略して
いる。

この考案によるデータ処理装置は前述したように構成
されており、以下に、その動作について説明する。尚、
基本データ処理部における動作は、第２図の従来例と同
様であるため、ここでは省略し、付加データ処理部にお
ける動作のみを説明する。まず、第２アドレスレジスタ
3Aに保持されたアドレスで付加データ処理部用制御メモ
リ1Bの読み出しが行われ、その出力が第２マイクロ命令
レジスタ2Aに保持される。この第２アドレスレジスタ3A
の内容は、同時に、デコーダ７にも送られ、このデコー
ダ７ではアドレスが付加データ処理部にとって有効なも
のか無効なものかを判定し、そのデコード信号が第２駆
動信号生成回路4Bに送られる。この第２駆動信号生成回
路4Bでは、第２アドレスレジスタ3Aの出力ひいてはデコ
ーダ７のデコード信号により、駆動信号を制御してい
る。すなわち、アドレスが付加データ処理部に有効であ
れば、デコーダ７のデコード信号は「１」となり、第２
駆動信号生成回路4Bは、有効メモリ部分1Bbから読み出
され第２マイクロ命令レジスタ2Aに保持されたマイクロ
命令により、共通バス６の駆動信号を生成し、この駆動
信号により駆動回路5Aが共通バス６を駆動する。これに
対し、アドレスが付加データ処理部に無効である場合に
は、デコーダ７の出力は「０」になり、第２駆動信号生
成回路4Bの駆動信号は第２マイクロ命令レジスタ2Aのマ
イクロ命令にかかわらず「１」になって、駆動回路は共
通バス６を駆動しない。例えば、前述の制御メモリ1Bの
全アドレス空間がｎビットであり、有効メモリ部分1Bb
がその全アドレス空間の後半1/2内に収まっているとす
ると、デコーダ７はアドレスの最小位ビットを出力とし
て第２駆動信号生成回路4Bに送ることにより、付加デー
タ処理部用制御メモリ1Bが基本データ処理部用制御メモ
リ１の全アドレス空間の1/2に削除できる。

以上のように、デコーダ７を設けることにより、付加
データ処理部に無効なアドレスに対応する無効メモリ部
分1Baを削除することができる。

なお、上記実施例では、駆動信号生成回路4BとしてNA
ND回路を用いたが、デコーダ７の出力と駆動回路5Aのコ
ントロール入力部（図示せず）の回路構成を任意に選ぶ
ことにより、他の図示しないゲート回路を用いてもよ
い。また、付加データ処理部用制御メモリ1Bの有効メモ
リ部分1Bb及び無効メモリ部分1Baのアドレスは、それぞ
れ連続してとった場合について述べたが、デコーダ７に
よる判別ができれば、連続してとらず他の形式のアドレ
スを用いてもよい。さらに、デコーダ７は、アドレスが
付加データ処理部に有効か無効かを判定する構成とした
が、他の構成として、共通バス６を駆動するか、駆動し
ないかを判定するように構成することも可能である。

〔考案の効果〕

以上のように、この考案によれば、基本データ処理部
と付加データ処理部に同一アドレスを与えて駆動するデ
ータ処理装置において、マイクロプログラムの無効であ
るアドレスに対応する制御メモリ部を削除し、マイクロ
プログラムの有効であるアドレスで共通バスの駆動信号
を制御するように構成したので、無効メモリ部を削除で
きる分だけ制御メモリのハードウェアの量が少なくてす
み、安価なデータ処理装置が得られる効果がある。

尚、前述のデコーダは市販品の場合、極めて廉価であ
り、不要となる制御メモリ部のハードウェアと比較する
と、大幅なコストダウンを達成することが可能となる。

【図面の簡単な説明】

第１図はこの考案の一実施例によるデータ処理装置を示
す概略的なブロック図、第２図は従来のデータ処理装置
を示す概略的なブロック図、第３図及び第４図は第２図
の各制御メモリの一部を示す構成図、第５図は第２図の
各制御メモリの要部を示す構成図、第６図は第２図とは
別の従来例を示す概略的なブロック図である。１は基本データ処理部用制御メモリ、1Bは付加データ処
理部用制御メモリ、1Baは無効メモリ部分、1Bbは有効メ
モリ部分、3Aは第２アドレスレジスタ、4Bは第２駆動信
号生成回路、６は共通バス、７はデコーダである。なお、図中、同一符号は同一又は相当部分を示す。

フロントページの続き (56)参考文献特開昭55−61852（ＪＰ，Ａ) 特開昭58−99841（ＪＰ，Ａ) 特開昭58−213346（ＪＰ，Ａ) 特開昭58−78235（ＪＰ，Ａ)

Claims

(57)【実用新案登録請求の範囲】

【請求項１】基本データ処理部用制御メモリを有する基
本データ処理部と、前記基本データ処理部にオプション
として付加された付加データ処理部と、前記付加データ
処理部に設けられ前記基本データ処理部用制御メモリの
全アドレス空間の一部に相当するアドレス空間を有する
付加データ処理部用制御メモリと、前記基本データ処理
部用制御メモリ及び付加データ処理部用制御メモリのア
ドレスを保持する第1,第２アドレスレジスタと、前記基
本データ処理部用制御メモリに接続された第１マイクロ
命令レジスタと、前記第１マイクロ命令レジスタに接続
された第１駆動信号生成回路と、前記第１駆動信号生成
回路に接続された第１駆動回路と、前記第２アドレスレ
ジスタに接続されこの第２アドレスレジスタのアドレス
が前記付加データ処理部用制御メモリのアドレス空間に
含まれているか否かを判別するデコーダと、前記付加デ
ータ処理部用制御メモリに接続された第２マイクロ命令
レジスタと、前記デコーダ及び第２マイクロ命令レジス
タに接続された第２駆動信号生成回路と、前記第２駆動
信号生成回路に接続された第２駆動回路と、前記第1,第
２駆動回路に接続された共通バスとを備え、前記付加デ
ータ処理部用制御メモリの読出しを行ったアドレスが前
記付加データ処理に有効なアドレスである場合のみ、前
記付加データ処理部用制御メモリから読出されたマイク
ロ命令による動作結果が、前記第２駆動回路を経て前記
共通バスに出力される構成としたことを特徴とするデー
タ処理装置。