JP2860655B2 - 並列命令実行型プロセッサ - Google Patents
並列命令実行型プロセッサInfo
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Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は並列命令実行型プロセッサに関し、特にデー
タ衝突検出型並列インストラクションマイクロプロセッ
サに関するものである。
タ衝突検出型並列インストラクションマイクロプロセッ
サに関するものである。
ロ．従来技術 従来、データ処理用のマイクロプロセッサにおいて、
実行処理速度を高めるためにインストラクションの並列
化（即ち、複数の命令を１マシンサイクルで実行するこ
と。）を行っている。例えば、下記の、で示す各イ
ンストラクションを並列化することがある。
実行処理速度を高めるためにインストラクションの並列
化（即ち、複数の命令を１マシンサイクルで実行するこ
と。）を行っている。例えば、下記の、で示す各イ
ンストラクションを並列化することがある。
、DIS〈Si〉，〈dma〉：シリアル入力レジスタの内容
〈Si〉をデータメモリーの〈dma〉番地に書き込むこ
と。
〈Si〉をデータメモリーの〈dma〉番地に書き込むこ
と。
、ADD〈dma〉,A:〈dma〉番地のデータメモリーの内容
を読み出し、アキュムレータの内容（Ａ）を加算するこ
と。
を読み出し、アキュムレータの内容（Ａ）を加算するこ
と。
しかしながら、従来のプロセッサでは、データバスの
構造自体がシングルソースのシングルディスティネーシ
ョンであり（即ち、メモリーに対するアクセスは一方向
であり、書き込みと読み出しは同時に行えない。）、書
き込みと読み出しが固定される。このため、上記の〈dm
a〉のように同一のデータに対する処理でも、レジスタ
のデータをメモリーに書き込む命令とそのデータを用い
た演算命令とは上記との複数回に分けて実行せざる
をえない。これでは、限られたマシンサイクル数以下で
全ての動作を完了させなければならない様な実時間の信
号処理等で、その処理能力が著しく低下する事がある。
構造自体がシングルソースのシングルディスティネーシ
ョンであり（即ち、メモリーに対するアクセスは一方向
であり、書き込みと読み出しは同時に行えない。）、書
き込みと読み出しが固定される。このため、上記の〈dm
a〉のように同一のデータに対する処理でも、レジスタ
のデータをメモリーに書き込む命令とそのデータを用い
た演算命令とは上記との複数回に分けて実行せざる
をえない。これでは、限られたマシンサイクル数以下で
全ての動作を完了させなければならない様な実時間の信
号処理等で、その処理能力が著しく低下する事がある。
また、新しいモジュールを追加集積する場合、上記と
同様に、そのモジュールレジスタの内容を主メモリーに
移動してからでないと一般の演算には使用できない。他
方、主メモリーと同一空間上にそのモジュールレジスタ
を構成すると、広いアドレス領域が必要になるという欠
点がある。
同様に、そのモジュールレジスタの内容を主メモリーに
移動してからでないと一般の演算には使用できない。他
方、主メモリーと同一空間上にそのモジュールレジスタ
を構成すると、広いアドレス領域が必要になるという欠
点がある。
ハ．発明の目的 本発明の目的は、プログラマブルデバイスにおけるイ
ンストラクションビットフィールドの使用効率及び拡張
性を高め、多重オペランド処理を実現して実時間の信号
処理力を向上させることにある。
ンストラクションビットフィールドの使用効率及び拡張
性を高め、多重オペランド処理を実現して実時間の信号
処理力を向上させることにある。
ニ．発明の構成 即ち、本発明は、１つのオペコードに含まれる第１お
よび第２の命令をそれぞれ解読する第１および第２のデ
コーダと、前記第１および第２のデコーダからの解読出
力を受け取り、前記第１および第２の命令を実行するた
めの制御信号を発生する制御信号発生手段と、所定のメ
モリに対して、前記制御信号発生手段より書き込み要求
信号が発生されたときはその書き込み要求信号を出力
し、前記制御信号発生手段より読み出し要求信号が発生
されたときはその読み出し要求信号を出力し、前記制御
信号発生手段より前記書き込み要求信号と前記読み出し
要求信号とが同時に発生されたときは前記読み出し要求
信号の出力を禁止化して前記書き込み要求信号だけを出
力する選択手段とを有し、前記第１および第２の命令に
おいて前記オペコードに対応するアドレッシングフィー
ルドで直接または間接的に指示される前記メモリ内の記
憶番地について書き込み要求と読み出し要求とが競合す
る場合は、前記メモリに対する読み出しのアクセスを禁
止し、前記メモリに書き込まれるべきデータバス上のデ
ータを用いて前記読み出し要求を含む一方の前記命令と
前記書き込み要求を含む他方の前記命令とを並列的に実
行するように構成した並列命令実行型プロセッサに係わ
るものである。
よび第２の命令をそれぞれ解読する第１および第２のデ
コーダと、前記第１および第２のデコーダからの解読出
力を受け取り、前記第１および第２の命令を実行するた
めの制御信号を発生する制御信号発生手段と、所定のメ
モリに対して、前記制御信号発生手段より書き込み要求
信号が発生されたときはその書き込み要求信号を出力
し、前記制御信号発生手段より読み出し要求信号が発生
されたときはその読み出し要求信号を出力し、前記制御
信号発生手段より前記書き込み要求信号と前記読み出し
要求信号とが同時に発生されたときは前記読み出し要求
信号の出力を禁止化して前記書き込み要求信号だけを出
力する選択手段とを有し、前記第１および第２の命令に
おいて前記オペコードに対応するアドレッシングフィー
ルドで直接または間接的に指示される前記メモリ内の記
憶番地について書き込み要求と読み出し要求とが競合す
る場合は、前記メモリに対する読み出しのアクセスを禁
止し、前記メモリに書き込まれるべきデータバス上のデ
ータを用いて前記読み出し要求を含む一方の前記命令と
前記書き込み要求を含む他方の前記命令とを並列的に実
行するように構成した並列命令実行型プロセッサに係わ
るものである。
ホ．実施例 以下、本発明の実施例を説明する。
第１図〜第14図は、本発明をDSP（Digital Signal Pr
ocessor）に適用した実施例を示すものである。
ocessor）に適用した実施例を示すものである。
まず、第12図について、DSP（ここでは、オーディオ
データからなるオーディオ情報を処理するDASP（Digita
l Audio Signal Processor）として示す、）１を含むデ
バイスシステム全体の構成を説明する。即ち、ユーザー
インタフェースのホストCPU2からアプリケーションプロ
グラムや係数データ等がDASP1のパラレルポートに入力
される。他方、DASP1の入力側シリアルポートにはサン
プリングされたオーディオデータがディジタルI/Fレシ
ーバー（又はA/Dコンバーター）３を介して供給され、
処理されたオーディオデータはディジタルI/Fトランス
ミッター（又はD/Aコンバーター）４を介して出力され
る。また、ホストCPU2にはホストCPUメモリー５が接続
され、このメモリーに既にメーカー側で作り込まれた情
報がCPU2からの命令で必要に応じてDASP1へ取り出され
る。
データからなるオーディオ情報を処理するDASP（Digita
l Audio Signal Processor）として示す、）１を含むデ
バイスシステム全体の構成を説明する。即ち、ユーザー
インタフェースのホストCPU2からアプリケーションプロ
グラムや係数データ等がDASP1のパラレルポートに入力
される。他方、DASP1の入力側シリアルポートにはサン
プリングされたオーディオデータがディジタルI/Fレシ
ーバー（又はA/Dコンバーター）３を介して供給され、
処理されたオーディオデータはディジタルI/Fトランス
ミッター（又はD/Aコンバーター）４を介して出力され
る。また、ホストCPU2にはホストCPUメモリー５が接続
され、このメモリーに既にメーカー側で作り込まれた情
報がCPU2からの命令で必要に応じてDASP1へ取り出され
る。
第11図には、上記のDASP1の構成をブロック図として
示した。上記したアプリケーションプログラムはプログ
ラムRAM6に供給され、上記した係数データはパラレルポ
ート７を経由して係数RAM19に供給される。また、演算
処理はALU8とMAC9とで行われ、音楽信号はシリアルポー
ト10を経てデータRAM11、12に書き込まれ、かつ計算に
必要な情報はそれらのメモリー11、12から供給される。
ALU8とMAC9には夫々、アキュムレータAACC16とMACC17が
設けられている。プログラムRAM6のプログラム情報はシ
ーケンスコントロール回路13に供給され、ここからDASP
構成素子の夫々をコントロールする信号が出力され、所
定の実行処理がプログラムに基いて行われる。なお、図
中の14はテンポラリーレジスタである。そして、第13A
図、第13B図には、各素子の機能をまとめて示した。ま
た、第14図では、各信号を説明した。
示した。上記したアプリケーションプログラムはプログ
ラムRAM6に供給され、上記した係数データはパラレルポ
ート７を経由して係数RAM19に供給される。また、演算
処理はALU8とMAC9とで行われ、音楽信号はシリアルポー
ト10を経てデータRAM11、12に書き込まれ、かつ計算に
必要な情報はそれらのメモリー11、12から供給される。
ALU8とMAC9には夫々、アキュムレータAACC16とMACC17が
設けられている。プログラムRAM6のプログラム情報はシ
ーケンスコントロール回路13に供給され、ここからDASP
構成素子の夫々をコントロールする信号が出力され、所
定の実行処理がプログラムに基いて行われる。なお、図
中の14はテンポラリーレジスタである。そして、第13A
図、第13B図には、各素子の機能をまとめて示した。ま
た、第14図では、各信号を説明した。
上記した如きDASPにおいて、複数の命令、例えば既述
したDIS〈Si〉，〈dma〉とADD〈dma〉,Aとを並列処理す
る場合を考える。
したDIS〈Si〉，〈dma〉とADD〈dma〉,Aとを並列処理す
る場合を考える。
即ち、DIS〈Si〉，〈dma〉は、第11図に示したシリア
ルポート10のシリアル入力レジスタ（図示せず）のデー
タをデータRAM11の〈dma〉番地に書き込むためのインス
トラクションである。また、ADD〈dma〉,Aは、上記の
〈dma〉番地のメモリー内容をメモリー11から読み出し
てALU8に入れ、このアキュムレータAACC16の内容と加算
するためのインストラクションである。これらの両イン
ストラクションは、プログラムRAM6からのプログラムに
よって制御されるが、この際、本発明に基いて第１図〜
第４図のようにして並列処理を実行する。
ルポート10のシリアル入力レジスタ（図示せず）のデー
タをデータRAM11の〈dma〉番地に書き込むためのインス
トラクションである。また、ADD〈dma〉,Aは、上記の
〈dma〉番地のメモリー内容をメモリー11から読み出し
てALU8に入れ、このアキュムレータAACC16の内容と加算
するためのインストラクションである。これらの両イン
ストラクションは、プログラムRAM6からのプログラムに
よって制御されるが、この際、本発明に基いて第１図〜
第４図のようにして並列処理を実行する。
第１図はデータパス制御用有限状態機械としての並列
命令デコーダー20の一例を示し、プログラムRAM6からの
オペコードを受けるデコーダーAND平面21、22が第１命
令用及び第２命令用としてOR平面23の両側に夫々配置さ
れている。各AND平面21、22においては、複数の入力オ
ペコードの中から必要なインストラクションを選択して
出力するが、第１図では主に上記したデータメモリーに
対する書き込み要求信号（DATA MEM WRITE）と読み出し
要求信号（DATA MEM READ）とがOR平面23を通して出力
される状態を示している。また同時に、演算器（ALUやM
AC）等を制御するコントロール信号24も出力される。こ
のように、OR平面23の両側にAND平面21、22を配し、OR
平面23から出力を得るようなレイアウトは、従来には存
在せず、コンパクトな配置である。
命令デコーダー20の一例を示し、プログラムRAM6からの
オペコードを受けるデコーダーAND平面21、22が第１命
令用及び第２命令用としてOR平面23の両側に夫々配置さ
れている。各AND平面21、22においては、複数の入力オ
ペコードの中から必要なインストラクションを選択して
出力するが、第１図では主に上記したデータメモリーに
対する書き込み要求信号（DATA MEM WRITE）と読み出し
要求信号（DATA MEM READ）とがOR平面23を通して出力
される状態を示している。また同時に、演算器（ALUやM
AC）等を制御するコントロール信号24も出力される。こ
のように、OR平面23の両側にAND平面21、22を配し、OR
平面23から出力を得るようなレイアウトは、従来には存
在せず、コンパクトな配置である。
そして、OR平面23の出力には夫々NANDゲート25、イン
バータ26の組と、インバータ27、28の組とが並列に接続
され、かつインバータ27の出力はNANDゲート25に入力さ
れるようになっている。従って、書き込み要求信号と読
み出し要求信号とが同時に発生したときは、インバータ
28からは“1"信号（即ち、データメモリー11への書き込
み信号）が得られるが、インバータ26の方では“0"（即
ち、データメモリー11からの読み出し信号は得られない
こと）の出力しか生じない。従って、〈dma〉番地への
データの書き込みが優先的に行われ、読み出しは行われ
ない。
バータ26の組と、インバータ27、28の組とが並列に接続
され、かつインバータ27の出力はNANDゲート25に入力さ
れるようになっている。従って、書き込み要求信号と読
み出し要求信号とが同時に発生したときは、インバータ
28からは“1"信号（即ち、データメモリー11への書き込
み信号）が得られるが、インバータ26の方では“0"（即
ち、データメモリー11からの読み出し信号は得られない
こと）の出力しか生じない。従って、〈dma〉番地への
データの書き込みが優先的に行われ、読み出しは行われ
ない。
即ち、各命令のメモリーアクセスの要求を上記のよう
にして検出し、並列処理時に書き込みと読み出しが同時
に起った場合に、上記したDIS〈Si〉（シリアル入力レ
ジスタ10の内容を第11図のＤ−Busによってメモリー11
の〈dma〉番地に書き込むこと）を実行しつつ、同時に
Ｄ−Busのシアリル入力レジスタの内容をALU8の６入力
端子に入れてアキュムレータの内容と加算すること（こ
れはメモリー11の〈dma〉番地へシリアル入力レジスタ1
0のデータを書き込んだ後、再びその番地のデータをALU
8に読み出して演算することと等価である。）ができ
る。
にして検出し、並列処理時に書き込みと読み出しが同時
に起った場合に、上記したDIS〈Si〉（シリアル入力レ
ジスタ10の内容を第11図のＤ−Busによってメモリー11
の〈dma〉番地に書き込むこと）を実行しつつ、同時に
Ｄ−Busのシアリル入力レジスタの内容をALU8の６入力
端子に入れてアキュムレータの内容と加算すること（こ
れはメモリー11の〈dma〉番地へシリアル入力レジスタ1
0のデータを書き込んだ後、再びその番地のデータをALU
8に読み出して演算することと等価である。）ができ
る。
従って、メモリー11への書き込みと読み出しが同時進
行するのと同等の実行処理が可能となるため、インスト
ラクション効率及びその拡張性が高められ、多重オペラ
ンド処理による実時間信号処理力を向上させることがで
きる。なお、上記の両命令が同時に生じないとき、例え
ば読み出しだけが生じたときは、インバータ26からは読
み出し信号“1"が得られるので、通常の読み出しが行わ
れることになる（書き込みだけの場合は逆のケースであ
る）。
行するのと同等の実行処理が可能となるため、インスト
ラクション効率及びその拡張性が高められ、多重オペラ
ンド処理による実時間信号処理力を向上させることがで
きる。なお、上記の両命令が同時に生じないとき、例え
ば読み出しだけが生じたときは、インバータ26からは読
み出し信号“1"が得られるので、通常の読み出しが行わ
れることになる（書き込みだけの場合は逆のケースであ
る）。
第３図には、上記の並列命令デコーダー20のOR平面23
の具体例を示した。
の具体例を示した。
また、第４図には、上記に関するタイミングチャート
を示した。
を示した。
動作を説明すると、プリチャージ信号１が“0"レベル
になると、すべてのOR平面の出力24は、Ａ、Ｂのビット
ラインがHIGHになり、その結果０レベルになる。
になると、すべてのOR平面の出力24は、Ａ、Ｂのビット
ラインがHIGHになり、その結果０レベルになる。
その時に、OR平面の入力、即ち第１及び第２命令DEC
のAND平面の出力21a、21b、21c、22a、22b、22c等が第
４図のごとく変化する。その後、プリチャージ信号１が
“1"レベルに変化すると、上記OR平面の入力信号状態に
よりデコーディングトランジスタDTrの有無によりその
出力が決定され、一例として第４図READ、WRITEの信号
のように変化する。
のAND平面の出力21a、21b、21c、22a、22b、22c等が第
４図のごとく変化する。その後、プリチャージ信号１が
“1"レベルに変化すると、上記OR平面の入力信号状態に
よりデコーディングトランジスタDTrの有無によりその
出力が決定され、一例として第４図READ、WRITEの信号
のように変化する。
このOR平面の特徴として、第１、第２命令の入力が左
右から行われ、OR平面のデコードされた結果がその最適
の方向に上下に振り分けられ出力される。その結果とし
て、PLA（21、22、23から成るデコーダー）が小さくな
り、かつ出力線の配線領域も低減される。
右から行われ、OR平面のデコードされた結果がその最適
の方向に上下に振り分けられ出力される。その結果とし
て、PLA（21、22、23から成るデコーダー）が小さくな
り、かつ出力線の配線領域も低減される。
第２図は、上記の両命令を実行するための各インスト
ラクションフィールドを概略的に示すものである。
ラクションフィールドを概略的に示すものである。
これによれば、第１命令のADD〈dma〉,Aについては、
第１動作であるALU動作の第１インストラクションビッ
ト（Prim.）と、メモリーアドレシングフィールドのイ
ンストラクションビット（M.A.）とによって全体のイン
ストラクションフィールドが構成されている。第２命令
のDIS〈Si〉，〈dma〉については、第２動作であるデー
タ入出力動作の第２インストラクションビット（Sec.）
と、メモリーアドレシングフィールドのインストラクシ
ョンビット（M.A.）とによって全体のインストラクショ
ンフィールドが構成されている。ここで注目すべきこと
は、両命令において、メモリーアドレシングのビット
（M.A.）が共通になっていて、上記した両命令の書き込
みと読み出しが同時に起ったときには書き込みのみを行
い、同時に起らないときには書き込み又は読み出しのい
ずれかを行うことである。
第１動作であるALU動作の第１インストラクションビッ
ト（Prim.）と、メモリーアドレシングフィールドのイ
ンストラクションビット（M.A.）とによって全体のイン
ストラクションフィールドが構成されている。第２命令
のDIS〈Si〉，〈dma〉については、第２動作であるデー
タ入出力動作の第２インストラクションビット（Sec.）
と、メモリーアドレシングフィールドのインストラクシ
ョンビット（M.A.）とによって全体のインストラクショ
ンフィールドが構成されている。ここで注目すべきこと
は、両命令において、メモリーアドレシングのビット
（M.A.）が共通になっていて、上記した両命令の書き込
みと読み出しが同時に起ったときには書き込みのみを行
い、同時に起らないときには書き込み又は読み出しのい
ずれかを行うことである。
即ち、それによって、従来のように、書き込みと読み
出しのために各命令毎に別々のビットを設け、各動作を
２回に分けて別々に実行するのではなく、上述したよう
にメモリーへの書き込みを行いつつ演算処理できるとい
う並列処理が可能となる。
出しのために各命令毎に別々のビットを設け、各動作を
２回に分けて別々に実行するのではなく、上述したよう
にメモリーへの書き込みを行いつつ演算処理できるとい
う並列処理が可能となる。
次に、本実施例のDASPの如きマイクロプロセッサにお
けるインストラクションについて第５図〜第９図で説明
する。
けるインストラクションについて第５図〜第９図で説明
する。
第８図には、DASPの動作に応じたインストラクション
セットを示したが、表中の“1"〜“3"は各インストラク
ションの主な機能ユニットを、“A"〜“N"はデータ及び
係数メモリーアクセス状態の指示を示す。第９図は、並
列処理を可能にする第１、第２インストラクションの組
み合せを示す。
セットを示したが、表中の“1"〜“3"は各インストラク
ションの主な機能ユニットを、“A"〜“N"はデータ及び
係数メモリーアクセス状態の指示を示す。第９図は、並
列処理を可能にする第１、第２インストラクションの組
み合せを示す。
第５図〜第７図は、各インストラクションフィールド
を説明するものである。このうち特に第６図において、
ビットフィールドＡ〜Ｄに示すように、インストラクシ
ョンフィールドに相当する複数のメモリーバンク（オン
チップ上のRAM（一例としてDRAM、SRAM）、ROMを用いる
ことができる。）をアドレスする命令セット中、直接ア
ドレス方法と間接アドレス方法とを混合して共通のビッ
ト（選択ビット）で選択していることが特徴的である。
即ち、ビットＡが“0"のときはデータメモリーが第１メ
モリー、係数メモリーが第２メモリー（“1"のときはこ
の逆）とし、ビットＣが“0"のときは第１メモリーが間
接アドレス（アドレス用レジスタで指示された番地をア
ドレス）され、“1"のときは第１メモリーが直接アドレ
ス（直接にメモリー番地をアドレス）されるようにして
ある。従って、オペコード中に２つのメモリーバンクの
いずれか一方を直接アドレス可能とする選択ビットを備
えることにより、１つの直接アドレスビット（Ｃ）グル
ープで柔軟なメモリーのアドレシングを実現することが
できる。このため、アドレスに必要なインストラクショ
ンビット数を少なくできると共に、高い自由度をもたせ
ることが可能となる。
を説明するものである。このうち特に第６図において、
ビットフィールドＡ〜Ｄに示すように、インストラクシ
ョンフィールドに相当する複数のメモリーバンク（オン
チップ上のRAM（一例としてDRAM、SRAM）、ROMを用いる
ことができる。）をアドレスする命令セット中、直接ア
ドレス方法と間接アドレス方法とを混合して共通のビッ
ト（選択ビット）で選択していることが特徴的である。
即ち、ビットＡが“0"のときはデータメモリーが第１メ
モリー、係数メモリーが第２メモリー（“1"のときはこ
の逆）とし、ビットＣが“0"のときは第１メモリーが間
接アドレス（アドレス用レジスタで指示された番地をア
ドレス）され、“1"のときは第１メモリーが直接アドレ
ス（直接にメモリー番地をアドレス）されるようにして
ある。従って、オペコード中に２つのメモリーバンクの
いずれか一方を直接アドレス可能とする選択ビットを備
えることにより、１つの直接アドレスビット（Ｃ）グル
ープで柔軟なメモリーのアドレシングを実現することが
できる。このため、アドレスに必要なインストラクショ
ンビット数を少なくできると共に、高い自由度をもたせ
ることが可能となる。
第10図は、第６図で述べたアドレスの選択を行うため
の選択回路の一例を示すものである。
の選択回路の一例を示すものである。
この選択回路においては、次の動作が行われる。
、インストラクションのビットB0〜B10（これらは第
６図のＡ〜Ｄのビットに対応）のB10の値を夫々のメモ
リーのバンクリード／ライト信号とゲートG1及びG2で理
論値をとることにより、 、インストラクションのビットB0〜B7で直接アドレス
するバンクを決定する。
６図のＡ〜Ｄのビットに対応）のB10の値を夫々のメモ
リーのバンクリード／ライト信号とゲートG1及びG2で理
論値をとることにより、 、インストラクションのビットB0〜B7で直接アドレス
するバンクを決定する。
、このとき、ゲートG3〜G6により間接アドレスされる
バンクのアドレス番地の変項（ホールド又はインクリメ
ント）を決定する。
バンクのアドレス番地の変項（ホールド又はインクリメ
ント）を決定する。
この選択回路の動作を説明すると、各マシンサイクル
ごとにプログラムRAM6から読み出されたデーターはIR B
us（23−０）を通り、第10図のIRレジスタロード信号に
より、IRレジスタ30に格納される。
ごとにプログラムRAM6から読み出されたデーターはIR B
us（23−０）を通り、第10図のIRレジスタロード信号に
より、IRレジスタ30に格納される。
その時に、IR Busビット23−11のビットが、上述のAN
D OR平面から成るデコーダを通して生成されるBANK0、B
ANK1等の動作制御信号中の一部と、IRレジスタ中のB7〜
B10の値とを図のような構成を通してG1、G2、G3、G4に
入れ、BANK0、BANK1の直接又は間接アドレスの切り換え
をインバータG5、G6を通して行う或いは、ゲートG7、G8
で間接アドレスレジスターのインクリメント信号等を生
成する。一例として、ビット10（B10）の信号はゲートG
2には直接入力され、ゲートG1には反転して入力してい
るために、BANK1の読み出し信号とBANK1の書き込み信号
が起動されると、ビット10（B10）のレベルが“1"であ
りかつビット８（B8）のレベルが“1"であれば、G2の出
力は０となり、その出力がG6を通して反転されて“1"と
なり、BANK1が直接アドレスの状態になる。それに対
し、ゲートG1の出力は“1"になり、その出力がG5を通し
て反転されて“0"となると、BANK0が間接アドレスの状
態になる。IRレジスターのビット10のレベルが“0"であ
るとG1、G2のそれぞれの出力が逆転し、BANK1が間接ア
ドレス、BANK0が直接アドレスの状態になる。
D OR平面から成るデコーダを通して生成されるBANK0、B
ANK1等の動作制御信号中の一部と、IRレジスタ中のB7〜
B10の値とを図のような構成を通してG1、G2、G3、G4に
入れ、BANK0、BANK1の直接又は間接アドレスの切り換え
をインバータG5、G6を通して行う或いは、ゲートG7、G8
で間接アドレスレジスターのインクリメント信号等を生
成する。一例として、ビット10（B10）の信号はゲートG
2には直接入力され、ゲートG1には反転して入力してい
るために、BANK1の読み出し信号とBANK1の書き込み信号
が起動されると、ビット10（B10）のレベルが“1"であ
りかつビット８（B8）のレベルが“1"であれば、G2の出
力は０となり、その出力がG6を通して反転されて“1"と
なり、BANK1が直接アドレスの状態になる。それに対
し、ゲートG1の出力は“1"になり、その出力がG5を通し
て反転されて“0"となると、BANK0が間接アドレスの状
態になる。IRレジスターのビット10のレベルが“0"であ
るとG1、G2のそれぞれの出力が逆転し、BANK1が間接ア
ドレス、BANK0が直接アドレスの状態になる。
以上、本発明を例示したが、上述の例は本発明の技術
的思想に基いて種々変形可能である。
的思想に基いて種々変形可能である。
例えば、上述した選択回路、及びこの選択回路を含む
システムの回路要素の構成や動作は上述したものに限定
されることはなく、様々に変更してよい。また、並列処
理される命令の種類やインストラクションビットの使用
方法等も変化させてよい。また、本発明は音楽信号以外
の信号処理にも適用可能である。
システムの回路要素の構成や動作は上述したものに限定
されることはなく、様々に変更してよい。また、並列処
理される命令の種類やインストラクションビットの使用
方法等も変化させてよい。また、本発明は音楽信号以外
の信号処理にも適用可能である。
ヘ．発明の作用効果 以上説明したように、本発明によれば、メモリ内の同
一の記憶番地に対して読み出しを要求する命令と書き込
みを要求する命令とが同一のオペコードより与えられる
ときは、書き込みの要求を優先させて読み出しの要求を
禁止化し、該メモリに書き込まれるべきデータバス上の
データを読み出しデータの代わりにも用いて、両命令を
並列的に実行するようにしたので、複数の命令を同時進
行させるのと等価な実行処理を行え、インストラクショ
ン効率及びその拡張性を高め、多重オペランド処理によ
る実時間信号処理能力を向上させることができる。
一の記憶番地に対して読み出しを要求する命令と書き込
みを要求する命令とが同一のオペコードより与えられる
ときは、書き込みの要求を優先させて読み出しの要求を
禁止化し、該メモリに書き込まれるべきデータバス上の
データを読み出しデータの代わりにも用いて、両命令を
並列的に実行するようにしたので、複数の命令を同時進
行させるのと等価な実行処理を行え、インストラクショ
ン効率及びその拡張性を高め、多重オペランド処理によ
る実時間信号処理能力を向上させることができる。
図面は本発明の実施例を示すものであって、 第１図は書き込み、読み出しを選択する選択回路の概略
ブロック図、 第２図は各命令のインストラクションフィールドの概略
図、 第３図は第１図のOR平面の具体例の回路図、 第４図は書き込み、読み出しの選択のタイミングチャー
ト、 第５図、第６図、第７図は各インストラクションフィー
ルドの説明図、 第８図はインストラクションセットのカテゴリーを示す
表、 第９図はインストラクションのコンビネーションを示す
表、 第10図は直接アドレスと間接アドレスを選択する選択回
路のブロック図、 第11図はDASPのブロック図、 第12図はオーディオデータの処理システム全体のブロッ
ク図、 第13A図、第13B図は各回路素子を説明する表、 第14図は各信号を説明する説明する表 である。 なお、図面に示す符号において、 １……DASP（Digital Audio Signal Processor） ２……ホストCPU ３……ディジタルI/Fレシーバー ４……ディジタルI/Fトランスミッター ５……ホストCPUメモリー ６……プログラムRAM ７……パラレルポート ８……ALU（Arithmetic Logic Circuit） ９……MAC（Multiplier/Adder） 10……シングルポート 11、12……データーRAM 13……シーケンシャルコントロール回路 14……TREG（Temporary Register） 19……係数RAM 20……並列命令デコーダー 21、22……デコーダーAND平面 23……OR平面 24……コントロール信号 25……NORゲート 26、27、28……インバータ である。
ブロック図、 第２図は各命令のインストラクションフィールドの概略
図、 第３図は第１図のOR平面の具体例の回路図、 第４図は書き込み、読み出しの選択のタイミングチャー
ト、 第５図、第６図、第７図は各インストラクションフィー
ルドの説明図、 第８図はインストラクションセットのカテゴリーを示す
表、 第９図はインストラクションのコンビネーションを示す
表、 第10図は直接アドレスと間接アドレスを選択する選択回
路のブロック図、 第11図はDASPのブロック図、 第12図はオーディオデータの処理システム全体のブロッ
ク図、 第13A図、第13B図は各回路素子を説明する表、 第14図は各信号を説明する説明する表 である。 なお、図面に示す符号において、 １……DASP（Digital Audio Signal Processor） ２……ホストCPU ３……ディジタルI/Fレシーバー ４……ディジタルI/Fトランスミッター ５……ホストCPUメモリー ６……プログラムRAM ７……パラレルポート ８……ALU（Arithmetic Logic Circuit） ９……MAC（Multiplier/Adder） 10……シングルポート 11、12……データーRAM 13……シーケンシャルコントロール回路 14……TREG（Temporary Register） 19……係数RAM 20……並列命令デコーダー 21、22……デコーダーAND平面 23……OR平面 24……コントロール信号 25……NORゲート 26、27、28……インバータ である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−131047（ＪＰ，Ａ) 特開 昭59−154548（ＪＰ，Ａ) 特開 昭57−31049（ＪＰ，Ａ) 飯塚肇、「現代計算機方式論［１］− 命令セットアーキテクチャ−」オーム社 （昭60−７−30）．Ｐ．69−83 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (1)
- 【請求項１】１つのオペコードに含まれる第１および第
２の命令をそれぞれ解読する第１および第２のデコーダ
と、 前記第１および第２のデコーダからの解読出力を受け取
り、前記第１および第２の命令を実行するための制御信
号を発生する制御信号発生手段と、 所定のメモリに対して、前記制御信号発生手段より書き
込み要求信号が発生されたときはその書き込み要求信号
を出力し、前記制御信号発生手段より読み出し要求信号
が発生されたときはその読み出し要求信号を出力し、前
記制御信号発生手段より前記書き込み要求信号と前記読
み出し要求信号とが同時に発生されたときは前記読み出
し要求信号の出力を禁止化して前記書き込み要求信号だ
けを出力する選択手段とを有し、 前記第１および第２の命令において前記オペコードに対
応するアドレッシングフィールドで直接または間接的に
指示される前記メモリ内の記憶番地について書き込み要
求と読み出し要求とが競合する場合は、前記メモリに対
する読み出しのアクセスを禁止し、前記メモリに書き込
まれるべきデータバス上のデータを用いて前記読み出し
要求を含む一方の前記命令と前記書き込み要求を含む他
方の前記命令とを並列的に実行するように構成した並列
命令実行型プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217395A JP2860655B2 (ja) | 1988-08-31 | 1988-08-31 | 並列命令実行型プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217395A JP2860655B2 (ja) | 1988-08-31 | 1988-08-31 | 並列命令実行型プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0266627A JPH0266627A (ja) | 1990-03-06 |
| JP2860655B2 true JP2860655B2 (ja) | 1999-02-24 |
Family
ID=16703516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217395A Expired - Fee Related JP2860655B2 (ja) | 1988-08-31 | 1988-08-31 | 並列命令実行型プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2860655B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259398A (ja) * | 2004-11-18 | 2009-11-05 | Mentor Graphics Corp | プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112394998A (zh) * | 2019-08-13 | 2021-02-23 | 上海寒武纪信息科技有限公司 | 运算方法、装置及相关产品 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154548A (ja) * | 1983-02-22 | 1984-09-03 | Hitachi Ltd | 記憶制御方式 |
| JPS61131047A (ja) * | 1984-11-29 | 1986-06-18 | Toshiba Corp | パイプライン制御方式 |
-
1988
- 1988-08-31 JP JP63217395A patent/JP2860655B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 飯塚肇、「現代計算機方式論［１］−命令セットアーキテクチャ−」オーム社（昭６０−７−３０）．Ｐ．６９−８３ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259398A (ja) * | 2004-11-18 | 2009-11-05 | Mentor Graphics Corp | プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0266627A (ja) | 1990-03-06 |
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