JPS63298456A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS63298456A JPS63298456A JP13466387A JP13466387A JPS63298456A JP S63298456 A JPS63298456 A JP S63298456A JP 13466387 A JP13466387 A JP 13466387A JP 13466387 A JP13466387 A JP 13466387A JP S63298456 A JPS63298456 A JP S63298456A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- input
- data
- address data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 38
- 238000003491 array Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリのアドレス制御に関し、特にメモリの分
割制御に関する。
割制御に関する。
従来、メモリを分割して利用する場合には、固定語数を
単位としたメモリ・バンクとして選択制御していた。ゲ
ート・アレイ等においても、固定語数の専用メモリ・ブ
ロックが多用されている。
単位としたメモリ・バンクとして選択制御していた。ゲ
ート・アレイ等においても、固定語数の専用メモリ・ブ
ロックが多用されている。
上述した従来のメモリの分割単位は固定語数となってい
るので、任意の語数毎での分割利用という点でメモリの
使用効率が悪化するという欠点がある。またゲート・ア
レイ等においては各メモリ・ブロック毎にアドレス線・
データ線の配線が必要で、ＬＳＩ設計において配線自動
設計の１つの障害要因となりている。
るので、任意の語数毎での分割利用という点でメモリの
使用効率が悪化するという欠点がある。またゲート・ア
レイ等においては各メモリ・ブロック毎にアドレス線・
データ線の配線が必要で、ＬＳＩ設計において配線自動
設計の１つの障害要因となりている。
本発明の目的はメモリの分割単位語数を任意に設定でき
、またゲート・アレイ等において、同時にアクセスする
ことのない一群のメモリ会バンクを物理的に一連のメモ
リ上に実現することができるメモリ装置を得ることにあ
る。
、またゲート・アレイ等において、同時にアクセスする
ことのない一群のメモリ会バンクを物理的に一連のメモ
リ上に実現することができるメモリ装置を得ることにあ
る。
本発明のメモリ装置は、複数の境界アドレス・データを
保持する回路と、この保持回路から任意の１組の境界ア
ドレス・データを選択し、出力するだめの選択制御回路
と、境界アドレス・データ出力を被加数入力とし、一部
固定データを含む任意のアドレス・データ入力を加数入
力とする全加算器と、この全加算器の「和」出力データ
をアドレス入力とし、前記選択制御回路によりデータの
出力が制御されるメモリ部とを有している。
保持する回路と、この保持回路から任意の１組の境界ア
ドレス・データを選択し、出力するだめの選択制御回路
と、境界アドレス・データ出力を被加数入力とし、一部
固定データを含む任意のアドレス・データ入力を加数入
力とする全加算器と、この全加算器の「和」出力データ
をアドレス入力とし、前記選択制御回路によりデータの
出力が制御されるメモリ部とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。−遵の物理アドレス
を有する２ｍ語（ｍは正の整数）のメモリ部１１はｍビ
ットの全加算器９の和出力信号１０をアドレス入力とし
ている。今メモリ部１１をｎ個（ｎは正の整数）のバン
クに分割して使用する場合、ｉ番目のメモリ・バンクの
語数をＢｉ語（ｉは整数ｌ≦ｉ≦ｎ）とすると、各メモ
リ・バだしＢＯ” ０ ＊ Ｊは整数）となる。これら
ｎ個のスタート・アドレス・データＳｉの保持回路１は
ｎ ＠Ｘ ｍビット構成のメモリ、例えばマスクＲＯＭ
で構成される。これらｎ個のスタート・アドレス・デー
タの任意の１個を指定するための、保持回路１に対する
データ指定信号入力４は通常ｎ本のバンク選択信号（ｂ
ｌ）入力３から選択制御回路２によシ生成される。デー
タ保持回路１の出力信号５は全加算器９の被加数入力信
号となっている。
を有する２ｍ語（ｍは正の整数）のメモリ部１１はｍビ
ットの全加算器９の和出力信号１０をアドレス入力とし
ている。今メモリ部１１をｎ個（ｎは正の整数）のバン
クに分割して使用する場合、ｉ番目のメモリ・バンクの
語数をＢｉ語（ｉは整数ｌ≦ｉ≦ｎ）とすると、各メモ
リ・バだしＢＯ” ０ ＊ Ｊは整数）となる。これら
ｎ個のスタート・アドレス・データＳｉの保持回路１は
ｎ ＠Ｘ ｍビット構成のメモリ、例えばマスクＲＯＭ
で構成される。これらｎ個のスタート・アドレス・デー
タの任意の１個を指定するための、保持回路１に対する
データ指定信号入力４は通常ｎ本のバンク選択信号（ｂ
ｌ）入力３から選択制御回路２によシ生成される。デー
タ保持回路１の出力信号５は全加算器９の被加数入力信
号となっている。
各メモリ拳バンクに対するアドレス入力信号６はメモリ
バンクの語数ＢｉＯ中で最大のものをＢｍａＸとすると
、Ａ本（Ａは整数２Ａ″″’＜Ｂｍａｘ≦２Ａ）のアド
レス信号入力で、全加算器９への下位Ａビットの加数入
力信号となりている。（ｍ−Ａ）ビットの固定データ信
号８は固定データ（通常″’ｏ’）発生回路７によシ生
成され、全加算器９への上位（ｍ−Ａ）ビット入力信号
となっている。また、選択制御回路２の出力１２はバン
ク選択信号入力３の中のいずれか１つが能動のときは、
メモリ部１１のデータ入出力を能動とする信号である。
バンクの語数ＢｉＯ中で最大のものをＢｍａＸとすると
、Ａ本（Ａは整数２Ａ″″’＜Ｂｍａｘ≦２Ａ）のアド
レス信号入力で、全加算器９への下位Ａビットの加数入
力信号となりている。（ｍ−Ａ）ビットの固定データ信
号８は固定データ（通常″’ｏ’）発生回路７によシ生
成され、全加算器９への上位（ｍ−Ａ）ビット入力信号
となっている。また、選択制御回路２の出力１２はバン
ク選択信号入力３の中のいずれか１つが能動のときは、
メモリ部１１のデータ入出力を能動とする信号である。
以上のようにして、例えば第ｉ番目のメモリ・バンクの
第ｉ番目のアドレスをアクセスする場合、バンク選択信
号入力３の第ｉ番目の信号ｂ１をアクティブにすると、
第ｉ番目のスタート−アドレス・データＳｉが保持回路
１から信号出力５に出力される。第ｉ番目のアドレスを
指定するため、各バンクがアドレス０から始まるものと
みなしたアドレスデータを信号入力６に与える。信号８
はｌ″Ｏ＃であるので、信号１ｏにはＳｉ＋ｊ なるア
ドレスが生成され一連の物理アドレスとして、メモリ１
１をアクセスできる。
第ｉ番目のアドレスをアクセスする場合、バンク選択信
号入力３の第ｉ番目の信号ｂ１をアクティブにすると、
第ｉ番目のスタート−アドレス・データＳｉが保持回路
１から信号出力５に出力される。第ｉ番目のアドレスを
指定するため、各バンクがアドレス０から始まるものと
みなしたアドレスデータを信号入力６に与える。信号８
はｌ″Ｏ＃であるので、信号１ｏにはＳｉ＋ｊ なるア
ドレスが生成され一連の物理アドレスとして、メモリ１
１をアクセスできる。
以上説明したように、本発明は一連の物理アドレスを持
つメモリを、任意語長の任意側のメモリ・バンクとして
分割使用することにょシ、同時にアクセスすることのな
いメモリ・バンクを一連の物理アドレスを有するメモリ
上に実現でき、ゲート・プレイＬＳＩ等においてはアド
レス線φデータ線の配線効率を向上することができると
いう効果がある。
つメモリを、任意語長の任意側のメモリ・バンクとして
分割使用することにょシ、同時にアクセスすることのな
いメモリ・バンクを一連の物理アドレスを有するメモリ
上に実現でき、ゲート・プレイＬＳＩ等においてはアド
レス線φデータ線の配線効率を向上することができると
いう効果がある。
第１図は、本発明になるメモリ装置の一実施例を示した
ものである。 １・・・・・・境界アドレス・データ保持回路、２・・
・・・・選択制御回路、３・・・・・・メモリ・バンク
選択信号入力、４・・・・・・境界アドレス拳データ指
定信号、５・・・・・・境界アドレス舎データ信号出力
、６・・・・・・パンク内アドレス指定信号入力、７・
・・・・・固定値（通常は０”）発生回路、８・・・−
・・固定値信号出力、９・・・・・・全加算器、１０・
・・・・・全加算器出力、１１・・・・・・メモリ部、
１２・・・・・・メモリ・データ入出力制御信号。 代理人 弁理士 内 原 晋・′ユ′・′τ１・
・、／、、、、１
ものである。 １・・・・・・境界アドレス・データ保持回路、２・・
・・・・選択制御回路、３・・・・・・メモリ・バンク
選択信号入力、４・・・・・・境界アドレス拳データ指
定信号、５・・・・・・境界アドレス舎データ信号出力
、６・・・・・・パンク内アドレス指定信号入力、７・
・・・・・固定値（通常は０”）発生回路、８・・・−
・・固定値信号出力、９・・・・・・全加算器、１０・
・・・・・全加算器出力、１１・・・・・・メモリ部、
１２・・・・・・メモリ・データ入出力制御信号。 代理人 弁理士 内 原 晋・′ユ′・′τ１・
・、／、、、、１
Claims (1)
- 複数の境界アドレス・データを保持する回路と、前記保
持回路から任意の１組の境界アドレス・データを選択し
、出力するための選択制御手段と、前記の境界アドレス
・データ出力を被加数入力とし、一部固定データを含む
任意のアドレス・データ入力を加数入力とする全加算器
と、前記全加算器の和の出力データをアドレス入力とし
、前記の選択制御手段によりデータの入出力が制御され
るメモリ部とを有することを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13466387A JPS63298456A (ja) | 1987-05-28 | 1987-05-28 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13466387A JPS63298456A (ja) | 1987-05-28 | 1987-05-28 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298456A true JPS63298456A (ja) | 1988-12-06 |
Family
ID=15133645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13466387A Pending JPS63298456A (ja) | 1987-05-28 | 1987-05-28 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298456A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289158A (ja) * | 1985-10-15 | 1987-04-23 | Fujitsu Ltd | 複数プロセツサによるアドレスバス制御方式 |
-
1987
- 1987-05-28 JP JP13466387A patent/JPS63298456A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289158A (ja) * | 1985-10-15 | 1987-04-23 | Fujitsu Ltd | 複数プロセツサによるアドレスバス制御方式 |
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