JPS6054055A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6054055A JPS6054055A JP58162161A JP16216183A JPS6054055A JP S6054055 A JPS6054055 A JP S6054055A JP 58162161 A JP58162161 A JP 58162161A JP 16216183 A JP16216183 A JP 16216183A JP S6054055 A JPS6054055 A JP S6054055A
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- Japan
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- data
- address
- signal line
- signal lines
- input
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、２方向からのデータ入出力を可能産した記
憶装置に関するものである。
憶装置に関するものである。
従来、この種の装置の一例として第１図に示すものがあ
った。この図において、１から４は各々１度のデータ入
出力の単位となる４個のメモリセル群で、以後、４個の
メモリセルをｌワードのメモリと呼ぶ。５は４ワードの
メモリ、６は７トｖスデコーダ、１はデータバッファ、
８はアドレスバス、９はデータバスである。また、１１
〜１４は前記各１ワードのメモリ１〜４を指定するため
のアドレス信号線、２１〜２４は指定さｊたｌワードの
メモリ１〜４にデータを入出力するデータ信号線である
。そして、アドレスデコーダ６は記憶装置外部よりの７
ドレスバス８より７ドレス信号を入力し、アドレス信号
線１１から１４の中の１つを選択する。また、データバ
ッフ７７はデータ信号線２１〜２４と記憶装置外部より
のデータバス９の間でデータの送受を行う。
った。この図において、１から４は各々１度のデータ入
出力の単位となる４個のメモリセル群で、以後、４個の
メモリセルをｌワードのメモリと呼ぶ。５は４ワードの
メモリ、６は７トｖスデコーダ、１はデータバッファ、
８はアドレスバス、９はデータバスである。また、１１
〜１４は前記各１ワードのメモリ１〜４を指定するため
のアドレス信号線、２１〜２４は指定さｊたｌワードの
メモリ１〜４にデータを入出力するデータ信号線である
。そして、アドレスデコーダ６は記憶装置外部よりの７
ドレスバス８より７ドレス信号を入力し、アドレス信号
線１１から１４の中の１つを選択する。また、データバ
ッフ７７はデータ信号線２１〜２４と記憶装置外部より
のデータバス９の間でデータの送受を行う。
次に動作について説明する。アドレスデコーダ６は、ア
ドレスバス８よりの７ドレス信号を入ヵし、アドレス信
号Ｌ’Ｊ１１から１４の内のいずれか１本を選択する。
ドレスバス８よりの７ドレス信号を入ヵし、アドレス信
号Ｌ’Ｊ１１から１４の内のいずれか１本を選択する。
この選択されたアドレス信号線で指定されるｌワードの
メモリがデータ入出力可能となる。すなわち、データ出
力の場合は、指定さｔ′ｌたｌワードのメモリ１〜４の
各メモリセル内のデータは対応する各データ信号線２１
〜２４を通してデータバッファ７に送られ、データバッ
ファ１はデータバス９の型式に従って、データを記憶装
置外部へ出力する。データ入力の場合は、出力と逆に、
外部より、データバス９を通して送られてきたデータを
データバッファ１、データ信号線２１〜２４を通してｌ
ワードの各メモリセル１〜４のうち指定さ４たアドレス
のものに格納ｊる。
メモリがデータ入出力可能となる。すなわち、データ出
力の場合は、指定さｔ′ｌたｌワードのメモリ１〜４の
各メモリセル内のデータは対応する各データ信号線２１
〜２４を通してデータバッファ７に送られ、データバッ
ファ１はデータバス９の型式に従って、データを記憶装
置外部へ出力する。データ入力の場合は、出力と逆に、
外部より、データバス９を通して送られてきたデータを
データバッファ１、データ信号線２１〜２４を通してｌ
ワードの各メモリセル１〜４のうち指定さ４たアドレス
のものに格納ｊる。
従来の記憶装置は以上のようＶＣ構成されているので、
第１図のｙ方向Ｖｃ１列に並んだｌワードのメモリセル
に対してデータを入力あるいは出力する場合、これらの
メモリセルを含むすべてのメモリを入力あるいは出力し
なければならず、データを処理したいメモリセルと同数
回のアドレス指定とデータの入力あるいは出力が必要で
あり、その手続きが複雑になり、時間がかかるという欠
点があった。
第１図のｙ方向Ｖｃ１列に並んだｌワードのメモリセル
に対してデータを入力あるいは出力する場合、これらの
メモリセルを含むすべてのメモリを入力あるいは出力し
なければならず、データを処理したいメモリセルと同数
回のアドレス指定とデータの入力あるいは出力が必要で
あり、その手続きが複雑になり、時間がかかるという欠
点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ｙ方向のメモリセルの並びを指
定するアドレス信号線とその信号線により指定されるメ
モリセル群のデータを入出力するデータ信号線を設け、
アドレスデコーダとデータバッファに従来のアドレスお
よびデータ信号線と新設のもののどちらを選ぶかを指定
する入力を加えることにより、ワード単位のデータ入出
力が２方向から可能な記憶装置を提供することを目的と
している。
ためになされたもので、ｙ方向のメモリセルの並びを指
定するアドレス信号線とその信号線により指定されるメ
モリセル群のデータを入出力するデータ信号線を設け、
アドレスデコーダとデータバッファに従来のアドレスお
よびデータ信号線と新設のもののどちらを選ぶかを指定
する入力を加えることにより、ワード単位のデータ入出
力が２方向から可能な記憶装置を提供することを目的と
している。
第２図はこの発明の一実施例を示すものである。
この図で、１５〜１８はｙ方向に４個並んだメモリセル
を１ワードとしたメモリへのアドレス信号線、２５〜２
８は前記７ドレス信号線１５〜１Ｂ匠より指定さ４たｌ
ワードのメモリへのデータ入出力を行うデータ信号線で
ある。１０はＸ方向のアドレス信号線とデータ信号線の
グループとｙ方向のアドレス（ｄ号線とデータ信号線の
グループのどちらを選択するかを指定する信号線で、６
ｍ＋７８は各々第１図のアドレスデコーダ６．データバ
ツフアフＶｃ信号ｆ！１Ａ１０の信号線入力を加えたア
ドンスデコーダ、データバッファである。
を１ワードとしたメモリへのアドレス信号線、２５〜２
８は前記７ドレス信号線１５〜１Ｂ匠より指定さ４たｌ
ワードのメモリへのデータ入出力を行うデータ信号線で
ある。１０はＸ方向のアドレス信号線とデータ信号線の
グループとｙ方向のアドレス（ｄ号線とデータ信号線の
グループのどちらを選択するかを指定する信号線で、６
ｍ＋７８は各々第１図のアドレスデコーダ６．データバ
ツフアフＶｃ信号ｆ！１Ａ１０の信号線入力を加えたア
ドンスデコーダ、データバッファである。
このような記憶装置において、Ｘ方向に並んだメモリセ
ル群にデータを入出力する場合は、信号線１０を用いて
Ｘ方向選択信号をアドレスデコーダ６ａ＋ データバッ
ファ７ａＫ入力し、アドレスバス８で与えら４たアドレ
ス情報によりアドレスデコーダ６ａがアドレス信号線１
１から１４までのどれかの７ドレス信号線を選択し、そ
のアドレス信号線が指定するｌワードのメモリがデータ
入出力可能となり、データ信号線２１〜２４．データバ
ッファ７ａを通してデータパスタとデータを送受する。
ル群にデータを入出力する場合は、信号線１０を用いて
Ｘ方向選択信号をアドレスデコーダ６ａ＋ データバッ
ファ７ａＫ入力し、アドレスバス８で与えら４たアドレ
ス情報によりアドレスデコーダ６ａがアドレス信号線１
１から１４までのどれかの７ドレス信号線を選択し、そ
のアドレス信号線が指定するｌワードのメモリがデータ
入出力可能となり、データ信号線２１〜２４．データバ
ッファ７ａを通してデータパスタとデータを送受する。
次に７方向に並んだメモリセル群にデータを入出力する
場合は、信′号線１０は、ｙ方向選択信号ケ送る以外は
Ｘ方向と同じで、アドレス信号＋ｉ１５〜１８の内のい
ずれか、およびデータ信号線２５〜２８が選ばｔて、ｙ
方向に並んだメモリセル群のデータの入出力を行う。
場合は、信′号線１０は、ｙ方向選択信号ケ送る以外は
Ｘ方向と同じで、アドレス信号＋ｉ１５〜１８の内のい
ずれか、およびデータ信号線２５〜２８が選ばｔて、ｙ
方向に並んだメモリセル群のデータの入出力を行う。
なお、上記実施例ではメモリセルはＸ方向４゜ｙ方向４
の配列であったが、この配列は任意の数の組み合せでよ
い。また、このような記憶装ｆｌすｌ単位の構成部品と
して、複数単位の記憶装置と各単位を選択するアドレス
信号線を合わせた、より大きな記憶容量をもつ記憶装置
の場合も同様の効果がある。
の配列であったが、この配列は任意の数の組み合せでよ
い。また、このような記憶装ｆｌすｌ単位の構成部品と
して、複数単位の記憶装置と各単位を選択するアドレス
信号線を合わせた、より大きな記憶容量をもつ記憶装置
の場合も同様の効果がある。
以上のように、この発明によればアドレス指定方向を２
方向から可能になるように構成したので、メモリセル群
へのデータの入出力が簡単になる効果がある。
方向から可能になるように構成したので、メモリセル群
へのデータの入出力が簡単になる効果がある。
第１図は従来の記憶装置の一例を示すブロック図、第２
図はこの発明の一実施例を示すブロック図である。 図中、１．２，３．４はメモリセル群、５はメそり本体
、６ａはアドレスデコーダ、７ａはデータ信号線７．８
はアドレスバス、９はデータバス、１０はアｌ″レスお
よびデータ信号線群の選択用の信号線、１１〜１８はア
ドレス信号線、２１〜２８はデータ信号線である。 代理人 大岩増雄 （外２名ン 第１図
図はこの発明の一実施例を示すブロック図である。 図中、１．２，３．４はメモリセル群、５はメそり本体
、６ａはアドレスデコーダ、７ａはデータ信号線７．８
はアドレスバス、９はデータバス、１０はアｌ″レスお
よびデータ信号線群の選択用の信号線、１１〜１８はア
ドレス信号線、２１〜２８はデータ信号線である。 代理人 大岩増雄 （外２名ン 第１図
Claims (1)
- 複数のメモリセル、この中から特定のセル群を指定して
なる２つのグループからなる複数のメモリ、これらの各
グループ毎に設けられたアドレス信号線群、こｊらの７
ドレス信号線群により指定されたメモリの各メモリセル
にデータを入出力する定め前記アドレス信号線群のグル
ープに対応して分けられた２つのグループのデータ信号
線群、前記各グループの中からそれぞれ１本のアドレス
信号線を選ぶための７ドレス信号入力とグループを選択
するだめの信号線の入力を備え７：アドレスデコーダ、
前記データ信号線のグループを選ぶ入力とデータ入出力
を備えたデータバッファよりなることを特徴とする記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162161A JPS6054055A (ja) | 1983-09-02 | 1983-09-02 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162161A JPS6054055A (ja) | 1983-09-02 | 1983-09-02 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054055A true JPS6054055A (ja) | 1985-03-28 |
Family
ID=15749184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162161A Pending JPS6054055A (ja) | 1983-09-02 | 1983-09-02 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187939A (ja) * | 1986-02-13 | 1987-08-17 | Nec Corp | レジスタアレイ回路 |
| JPS62217489A (ja) * | 1986-03-18 | 1987-09-24 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-09-02 JP JP58162161A patent/JPS6054055A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187939A (ja) * | 1986-02-13 | 1987-08-17 | Nec Corp | レジスタアレイ回路 |
| JPS62217489A (ja) * | 1986-03-18 | 1987-09-24 | Fujitsu Ltd | 半導体記憶装置 |
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