JPS61145793A - ダイナミツク型メモリのペ−ジアクセス制御系 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリ、特にダイナミック凰メモリのペ
ージアクセス制御系に関する。

〔発明の技術的背景〕

第４図は従来のダイナミック製メモリの構成を概略的に
示しておシ、メモリセルアレイ４０（アドレスバッファ
、アドレスデコータ、メモリセル群、センスアンプ、カ
ラム選択回路、データ書込回路等を含む）は入出力デー
タ線を介してデータ入力バラ７γ４１およびデータ出力
バッファ４２に接続されている。上記メモリセルアレイ
４０のアドレス信号入力は、上位ビ。

トのローアドレス信号ｒｍ　””　ｒ　ｏと下位ビット
のカラムアドレス信号Ｃｎ　””　ｃｏとからなシ、上
記メモリの容量は２ｆｎ＋１ｘ　２ｎ＋１ビツト（たと
えば２５６ｋＸ１ビット）である。

第５図は、上記メモリの具体例としてＫ）８塁メモリを
示してお）、５１はローデコーダ、５２はダミーローデ
コーダ、５３はワード線、５４はダミーワード線、５５
はメモリセル、５６はダミーセル、５１およびｎはピッ
ト線対、５８はセンスアンプ、５９はカラム選択スイッ
チ用のＭＯＳ　Ｆ’ＥＴ　（絶縁ダート型電界効果トラ
ンジスタ）、６０はカラムデコーダ、６１および「了は
入出力データ線対、４１はデータ人カパッ７７，４２は
データ出力バッファである。

次に、上記メモリの動作を簡単に説明する。

ローアドレス信号ｒ。−５−ｒｏによって１つのローデ
コーダ５１が選ばれると、これに接続されているワード
線５３が活性化し、さらにセンスアンプ５８をはさんで
上記ワード線５３とは反対側のダミーワード線５４がダ
ミーローデコーダ５２により活性化する。これにより、
選択されたワードＩｉ！ｉ！５３およびダミーワード線
５４に接続されているメモリセル５５およびダミーセル
５６の信号がピット線対５７−７に読み出されてピット
線対に電位差が生じ、各カラム毎の電位差がそれぞれセ
ンスアンプ５８でセンスされて増幅される。次に、カラ
ムアドレス信号Ｃｎ〜Ｃ０により１つのカラムデコーダ
６０が選ばれると、１組のカラム選択スイッチ用トラン
ジスタ５９が閉じて１組のピット線対５７゜る。

このような動作により目的とするメモリセルの選択が行
なわれるが、このとき選ばれたワード線５３およびダミ
ーワード線５４に接続されている各メモリセル５５およ
び各ダミーセル５６の信号が各カラムのピット線対５７
．５７に読み出されてそれぞれセンスアンプ５８により
センスされているので、引き続いてカラムアドレスのみ
変更することによって同一のローアドレスのメモリセル
を高速にアクセスすることができる。このようなアクセ
ス動作は、ページモード動作やスタテイ、フカラム動作
として知られてお）、一般にページアクセスと呼ばれて
いる。

〔背景技術の問題点〕

前述したカラムアドレスのみの変更によりぺ一ソアクセ
スを行なう場合、メモリセルアレイをローアドレス数２
ｍ＋１で定まる２ｍ＋１個の（−ジに分割してローアド
レスにより各ページを選択し、各ページ（アドレス数２
ｎ＋１のページ長を有する）内のアドレス指定をカラム
アドレスにより行なうことに相当するものでｌ）、メモ
リ領域内のページ割当の様子（メモリマツプ）を第６図
に示している。

ところで、上述したようなページアクセスにおいては、
ページ内でのアクセスの高速化は可能であるが、あるペ
ージにおける任意のアドレスから次のページにわたって
連続するアドレスをアクセスする場合には、最初に選択
されたページに続く次のページへの切り換えに際して次
のページの選択のために再びローアドレスによるアクセ
スが必要になるので一定周期での高速アクセスが不可能
になる。即ち、各ページ内でのアクセス時のアクセス時
間に比べてページ切り換え時のアクセス時間がかなシ長
いので、２ページにわたって連続するアドレスを一定周
期で高速にアクセスする必要があるようなシステムにメ
モリを応用する場合（たとえばラスタースキャン方式の
画像信号を取シ扱うグラフィックメモリ等）に問題にな
る。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので。

６るページの任意のアドレスからそれに続くページにわ
たって連続する少なくとも１ページ長＋１のアドレス、
最大で２ページ長のアドレスを一定周期で連続して高速
にアクセスし得るダイナミック型メモリのページアクセ
ス制御系を提供するものである。

〔発明の概要〕

即ち、本発明のダイナミ、り型メモリの（−ノアクセス
制御系は、それぞれロードアドレスの選択後にカラムア
ドレスのみの変更によりペーソアクセスが可能な第１．
第２のメモリセルアレイのうち、第１のメモリセルアレ
イを奇数ページに割り当て、第２のメモリセルアレイを
偶数ページに割）尚て、一方のメモリセルアレイの任意
のべ一ソをローアドレスにより選択し、このページから
次のページにわたって連続するアドレスをアクセスする
とき、ペーソ切り換えに際して再度のローアト９レスア
クセスを行なうことなく一定周期で連続してアクセスす
るようにしてなることを特徴とするものである。

これによって、あるページの任意のアドレスからそれに
続く次のページにわたって連続する少なくとも１ベーノ
長＋１のアドレス、最大で２ページ長のアドレスを一定
周期で連続して高速にアクセスすることが可能になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すダイナミック型メモリ集積回路においては
、メモリセルプレイが第１のメモリセルアレイ１１およ
び第２のメモリセルアレイ１２の２組に分割されてお９
、各メモリセルアレイ１１．１２はそれぞれ第５図に示
したようなローデコーダ、メモリ七ル、カラムデコーダ
。

センスア゛ンプ、カラム選択回路等を備えている。

データ入力パックア１３およびデータ出力パックア１４
はそれぞれ入出力データ線により上記２組のメモリセル
アレイｉｉ、ｉ２に共通に接続されている。上記メモリ
のアドレス信号入力は、第２図に示すように上位ピット
のローアドレス信号ｒｍ−ｒ　ｏと下位ビットのカラム
アドレス信号”Ｃｎ−１〜Ｃ０とからなるが、カラムア
ドレス信号のうちの最上位ビットｂは前記２組のメモリ
セルアレイのうちの一方を選択するためのブロックアド
レス信号として用いられる。そして、ローアドレス信号
ｒｍ〜ｒ０は加算器１５の一方の入力になると共に第２
のメモリセルアレイ１２にそのまま入力する。ブロック
アドレス信号すは、上記加算器１５の他方の入力になる
と共に前記データ入力バラ７７１３　、データ出力バッ
７ア１４に入力して２組のメモリセルアレイのうちの一
方を選択してデータ人出力を行なわせるように制御する
。上記加算器１５は、図示しないタイミング信号発生器
から所定のタイミング（ローアドレス信号入力時）に発
生するタイミング信号φａｄｄを受けて両入力（ローア
ドレス信号ｒ”−ｒ　　およびプロ、クアドレス信ｍ　
　　　　　Ｏ 号ｂ）を加算するものである。ラッチ回路１６は、上記
加算器１５の加算出力をラッチして第１のメモリセルア
レイ１１にローアドレス信号ｒ、／〜ｒ≦を入力するも
のである。そして、前記カラムアドレス信号Ｃｎ−１〜
ｃｏは、第１．第２のメモリセルアレイ１１．１２にそ
れぞれ入力する。

次に、上記メモリにおけるページアクセス動作について
第３図のメモリマツプを参照して説明する。

上記メモリセルアレイ１１．１２それぞれのメモリ容量
は２ｍ＋　Ｉ　Ｘ２ｎビットであり、これらはそれぞれ
ローアドレス数ｚｍ＋　１で定まる２ｍ＋１個のページ
に分割されるものであ）、各ページのアドレス数（ペー
ノ長）は２ｎである。したがって、メモリ全体としては
２１１＋２ｘ２　ｎピットであシ、ページ数は２ｆｆｌ
＋２である。この場合、後述するような動作により、奇
数ページが第１のメモリセルアイ１１に割り当てられ、
偶数ページが第２のメモリセルアレイ１２に割り当てら
れている。

先ず、ローアドレス信号ｒ”−ｒ　　およびプロｍ　　
　　　　Ｏ ツクアドレス信号すが取９込まれて２組のメモリセルア
レイ１１．１２それぞれに対してローアドレス指定が行
なわれる。この場合、ブロックアドレス信号すが「０」
であると、加算器１５の出力ｒハ〜、／は上記ローアド
レス信号ｒ工〜ｒ０と同じであるので、両メモリセルア
レイ１１゜１２は同一のローアドレスが選択されるが、
データ人カバ、７γ１３．データ出力バッ７ア１４は第
１のメモリセルアレイ１１を選択する。

したがって、次にカラムアドレス信号Ｃｎ−１〜Ｃ０が
取シ込まれて両メモリセルアレイ１１．１２のカラム選
択が行なわれた場合、第１のメモリセルアレイ１１のみ
が有効（データ入力あるいはデータ出力が行なわれる。

引き続いてカラムアドレス信号Ｃ，，〜Ｃ０のみが変更
すると、上記第１０メモリセルアレイ１１において前記
ローアドレス信号ｒｒｎ”−’ｒ０によ）指定されたロ
ーアドレスのメモリセル（つまシ、上記ローアドレスに
よって選択されたある奇数ページのメモリセル）が高速
にアクセスされる。この場合、最初−にアクセスされた
ページの任意のアドレスから次のページにわたりて連続
するアドレスのアクセスを行なう必要があるときには、
このアドレス変更の途中でブロックアドレス信号すがｒ
ＯＪから「ｌ」に変更して第２のメモリセルアレイ１２
の選択が行なわれることになシ、これに伴って第２のメ
モリセルアレイ１２はこれまで同一のローアドレスが選
択されたままでカラムアドレスによるカラム選択が行な
われるので、結果として最初に選択されていたある奇数
ページから次に続く偶数ページへの切り換えが行なわれ
たことになる。したがって、最初にアクセスされたアド
レスから少なくとも１ページ長＋１の連続アドレスを途
中でローアドレスアクセスを必要としなふで一定周期で
連続して高速にアクセスすることができる。この場合、
最初にアクセスされたアドレスがページのスタートアド
レスであれば、当該ページと次のページとの２ペーノ長
の連続アドレスを連続してアクセス可能であシ、これが
連続アクセス可能な最大アドレスである。

これに対して、ローアドレス信号ｒ　　−ｒ　　とｒｎ
　　　　　　Ｏ 共にブロックアドレス信号すのｒｌＪが取シ込まれた場
合には、加算器１５の出力ｒ′〜ｒ′は上ｍ　　　　　
　Ｏ 記ローアドレス＋１になシ、第１のメモリセルアレイ１
１は第２のメモリセルアレイ１２がローアドレス信号１
”ｍ”−ｒｏにより指定されるローアドレスよ）上位の
ローアドレスが指定される。

このとき、ブロックアドレス信号すの「１」にょシデー
タ人カバッ７７１３、データ出力バッファ１４は第２の
メモリセルアレイ１２を選択する。したがって、次にカ
ラムアドレス信号Ｃｎ−１〜Ｃ０が取り込まれて両メモ
リセルアレイ１１゜１２０力ラム選択が行なわれた場合
、第２のメモリセルアレイ１２のみが有効にデータ入力
あるいはデータ出力が行なわれる。引き続いてカラムア
ドレス信号Ｃｎ−１〜ｃｏのみが変更すると、上記第２
のメモリセルアレイ１２において、前記ローアドレス信
号ｒｍ−ｒｏにより指定されたローアドレスのメモリセ
ル（つ１．上記ローアドレスによって選択されたある偶
数ページのメモリセル）が高速にアクセスされる。この
場合、最初にアクセスされた（−ジの任意のアドレスか
ら次のページにわたって連続するアドレスのアクセスを
行なう必要があるときには、このアドレス変更の途中で
ブロックアドレス信号すが「１」から「０」に変更して
第１のメモリセルアレイ１）の選択が行なわれることに
な）、これに伴って第１のメモリアレイ１ノはこれまで
と同一のローアドレスが選択されたままでカラムアドレ
スによるカラム選択が行なわれるので、結果として最初
に選択されていたある偶数に一ノから次に続く奇数ペー
ジへの切り換えが行なわれたことになる。したがって、
この場合にも最初にアクセスされたアドレスから少なく
とも１ページ長＋１．最大で２ページ長の連続アドレス
変更中でローアドレスアクセスを必要としないで一定周
期で連続して高速にアクセスすることができる。

〔発明の効果〕

上述したように本発明のグイナミ、り型メモリのページ
アクセス制御系によれば、あるページの任意のアドレス
からそれに続く次のページにわたって連続する少なくと
も１ページ長＋１のアドレス、最大で２ページ長のアド
レスを一定周期で連続して高速にアクセスすることがで
きるので、たとえばラスタースキャン方式の画１て 像信号を取シ扱うグラフィックメモリ等を応用して好適
である。

【図面の簡単な説明】

第１図は本発明に係るダイナミ、り減メモリのページア
クセス制御系の一実施例を示す構成説明図、第２図は第
１図のメ七すのアドレス信号入力のビット内容を示す図
、第３図は第１図のメモリのページアクセス動作を説明
するためにメモリマッグを示す図、第４図および第５図
は従来のダイナミック聾メモリの概略的構成およびへ体
例を示す図、第６図は第４図のメモリのページアクセス
動作を説明するためにメモリマ、デを示す図である。 １１．１２・・・メモリセルアレイ、１３・・・データ
人カパッ７丁、１４・・・データ出力パッ７ア、１５・
・・加算器、１６・・・ラッチ回路、ｒ　−ｒ　・・・
ｍ　　　　　　Ｏ ローアドレス信号、ｂ・・・プロ、クアドレス信号、ｂ
　、ｃ、、〜Ｃ０・・・カラムアドレス信号。 出願人代理人　弁理士　鈴　圧式　彦 第１図 第２７ フ゛′ロッ７２）’Ｌス ↓ （ｍ・１ピラト）　　　　　（ｎ会１ビート）第３図　
　　　　第４図 第６図 ２°゛１ ２°゛１

Claims (3)

【特許請求の範囲】
1. （１）それぞれローアドレスの選択後にカラムアドレス
   のみの変更によりページアクセスが可能な第１、第２の
   メモリセルアレイのうち、第１のメモリセルアレイを奇
   数ページに割り当て、第２のメモリセルアレイを偶数ペ
   ージに割り当て、一方のメモリセルアレイの任意のペー
   ジをローアドレスアクセスにより選択し、このページか
   ら次のページにわたって連続するアドレスをアクセスす
   るとき、ページ切り換えに際して再度のローアドレスア
   クセスを行なうことなく一定周期で連続してアクセスす
   るようにしてなることを特徴とするダイナミック型メモ
   リのページアクセス制御系。
2. （２）前記第１、第２のメモリセルアレイのうち一方に
   はローアドレス信号をそのまま入力し、他方には上記ロ
   ーアドレス信号に第１、第２のメモリセルアレイの選択
   を行なうための１ビットのブロックアドレス信号を加算
   器により加算して得たローアドレス信号を入力するよう
   にしてなることを特徴とする前記特許請求の範囲第１項
   に記載のダイナミック型メモリのページアクセス制御系
   。
3. （３）前記第１、第２のメモリセルアレイに共通に接続
   されたデータ入力バッファおよびデータ出力バッファを
   前記ブロックアドレス信号により制御することによって
   、第１、第２のメモリセルアレイのいずれか一方を選択
   して、データ入力あるいはデータ出力を行なわせるよう
   にしてなることを特徴とする前記特許請求の範囲第２項
   に記載のダイナミック型メモリのページアクセス制御系
   。