JP2590695B2 - 時分割スイッチ回路 - Google Patents
時分割スイッチ回路Info
- Publication number
- JP2590695B2 JP2590695B2 JP5207103A JP20710393A JP2590695B2 JP 2590695 B2 JP2590695 B2 JP 2590695B2 JP 5207103 A JP5207103 A JP 5207103A JP 20710393 A JP20710393 A JP 20710393A JP 2590695 B2 JP2590695 B2 JP 2590695B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- control
- control memory
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は時分割スイッチ回路に関
し、特にデータメモリが２面構成の時分割スイッチ回路
に関するものである。
し、特にデータメモリが２面構成の時分割スイッチ回路
に関するものである。
【０００２】
【従来の技術】データメモリを２面、制御メモリを１面
として構成されている従来の時分割スイッチについて、
図３を用いて説明する。
として構成されている従来の時分割スイッチについて、
図３を用いて説明する。
【０００３】図３において、１，２は２面のデータメモ
リ、４，５はデータメモリのアドレス情報を選択するセ
レクタ、３は２面からのデータメモリ出力データを選択
するセレクタ、６はデータメモリ用のアドレスカウン
タ、７は制御メモリ、８は制御メモリ７のアドレス情報
を選択するセレクタ、９は制御メモリ用のアドレスカウ
ンタ、１０１はデータ入力端子、１０２はデータ出力端
子、１０３は外部制御装置（ＣＰＵ）へのデータ出力端
子、１０４は外部制御装置からの入力データ端子、１０
５は外部制御装置からのアドレス情報入力端子である。
リ、４，５はデータメモリのアドレス情報を選択するセ
レクタ、３は２面からのデータメモリ出力データを選択
するセレクタ、６はデータメモリ用のアドレスカウン
タ、７は制御メモリ、８は制御メモリ７のアドレス情報
を選択するセレクタ、９は制御メモリ用のアドレスカウ
ンタ、１０１はデータ入力端子、１０２はデータ出力端
子、１０３は外部制御装置（ＣＰＵ）へのデータ出力端
子、１０４は外部制御装置からの入力データ端子、１０
５は外部制御装置からのアドレス情報入力端子である。
【０００４】１０１から入力されたデータはデータメモ
リ１，２に１フレーム周期（１２５μｓ）毎に交互に記
憶される。データが記憶されるアドレスはセレクタ４，
５を経て、カウンタ６で発生される情報により若番から
順に指定される。
リ１，２に１フレーム周期（１２５μｓ）毎に交互に記
憶される。データが記憶されるアドレスはセレクタ４，
５を経て、カウンタ６で発生される情報により若番から
順に指定される。
【０００５】データメモリ１，２の記憶情報はメモリ１
が書込み状態の時はメモリ２から読出され、メモリ２が
書込み状態の時はメモリ１から読出されるというよう
に、１フレーム毎に交互に読出され、セレクタ３を経て
端子１０２へ出力される。
が書込み状態の時はメモリ２から読出され、メモリ２が
書込み状態の時はメモリ１から読出されるというよう
に、１フレーム毎に交互に読出され、セレクタ３を経て
端子１０２へ出力される。
【０００６】データが読出されるメモリのアドレスは、
セレクタ４，５を通して設定される制御メモリ７の出力
データにより指定される。制御メモリ７には、外部制御
装置から端子１０５、セレクタ８を経て出力されるアド
レス情報で指定されたエリアに端子１０４に入力される
データが記憶される。
セレクタ４，５を通して設定される制御メモリ７の出力
データにより指定される。制御メモリ７には、外部制御
装置から端子１０５、セレクタ８を経て出力されるアド
レス情報で指定されたエリアに端子１０４に入力される
データが記憶される。
【０００７】制御メモリ７に記憶されているデータはカ
ウンタ９の出力で指定され、セレクタ４，５を経てデー
タメモリ１，２のデータ読出しアドレス情報として使わ
れる。
ウンタ９の出力で指定され、セレクタ４，５を経てデー
タメモリ１，２のデータ読出しアドレス情報として使わ
れる。
【０００８】これらの動作時のタイムチャートを図４に
示す。図示する如く、メモリ１，２の読み書き状態は１
フレーム毎に交互に変わる。制御メモリ７は１周期の間
に外部制御装置からの書込みと、メモリ１，２のアドレ
ス情報読出しとの２状態が必要になるため、制御メモリ
は一周期内で外部制御装置からのアクセスである読み書
きと、データメモリのアドレス情報読出しとを行わなけ
ればならず、データメモリの２倍の高速の動作が必要に
なる。データメモリを２面構成すれば動作速度を半分に
できるが制御メモリの容量が２倍になる。
示す。図示する如く、メモリ１，２の読み書き状態は１
フレーム毎に交互に変わる。制御メモリ７は１周期の間
に外部制御装置からの書込みと、メモリ１，２のアドレ
ス情報読出しとの２状態が必要になるため、制御メモリ
は一周期内で外部制御装置からのアクセスである読み書
きと、データメモリのアドレス情報読出しとを行わなけ
ればならず、データメモリの２倍の高速の動作が必要に
なる。データメモリを２面構成すれば動作速度を半分に
できるが制御メモリの容量が２倍になる。
【０００９】
【発明が解決しようとする課題】従来の方式では、制御
メモリが１面の場合、データメモリを読出している間に
制御メモリの読み書きを行うため、制御メモリはデータ
メモリの２倍の動作速度が必要になる。このように単一
のメモリで２面構成と同等の時分割スイッチを構成する
場合、それぞれのメモリを物理的に２面のメモリを持っ
た構成に比べてそれぞれ２倍の動作速度が必要になる。
動作速度を増加させないためには、どうしても２面構成
にする必要があるが、メモリ容量が多くなってしまう。
メモリが１面の場合、データメモリを読出している間に
制御メモリの読み書きを行うため、制御メモリはデータ
メモリの２倍の動作速度が必要になる。このように単一
のメモリで２面構成と同等の時分割スイッチを構成する
場合、それぞれのメモリを物理的に２面のメモリを持っ
た構成に比べてそれぞれ２倍の動作速度が必要になる。
動作速度を増加させないためには、どうしても２面構成
にする必要があるが、メモリ容量が多くなってしまう。
【００１０】
【課題を解決するための手段】本発明によれば、時分割
スイッチ用の２個のデータメモリと、前記データメモリ
のデータの書込み読出しを制御する制御メモリとを有
し、前記２個のデータメモリの各々の書込み読出しをデ
ータ１フレーム毎に交互にかつ互いに逆になるように制
御することで前記データの時分割スイッチ動作を行なう
ようにした交換機の時分割スイッチ回路であって、前記
制御メモリをｎ個（ｎは２以上の整数）に分割して設
け、前記１フレームをｎ分割した第１〜第ｎ期間におけ
る第ｉ（ｉは１〜ｎの全ての整数）の期間で第ｉの制御
メモリから前記データメモリのアドレスデータを読出
し、第ｊ（ｊはｉとは異なる１〜ｎの全ての整数）の期
間で第ｊのデータメモリの外部からのアクセスを行なう
よう制御することを特徴とする時分割スイッチ回路が得
られる。
スイッチ用の２個のデータメモリと、前記データメモリ
のデータの書込み読出しを制御する制御メモリとを有
し、前記２個のデータメモリの各々の書込み読出しをデ
ータ１フレーム毎に交互にかつ互いに逆になるように制
御することで前記データの時分割スイッチ動作を行なう
ようにした交換機の時分割スイッチ回路であって、前記
制御メモリをｎ個（ｎは２以上の整数）に分割して設
け、前記１フレームをｎ分割した第１〜第ｎ期間におけ
る第ｉ（ｉは１〜ｎの全ての整数）の期間で第ｉの制御
メモリから前記データメモリのアドレスデータを読出
し、第ｊ（ｊはｉとは異なる１〜ｎの全ての整数）の期
間で第ｊのデータメモリの外部からのアクセスを行なう
よう制御することを特徴とする時分割スイッチ回路が得
られる。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の実施例の時分割スイッチの
ブロック図であり、図３と同等部分は同一符号にて示
す。図１において、１，２は２面データメモリ、４，５
はデータメモリのアドレス情報を選択するセレクタ、３
は２面からのデータメモリ出力データを選択するセレク
タ、６はデータメモリアドレスカウンタ、７１は第１の
制御メモリ、７２は第２の制御メモリ、７３は第３の制
御メモリ、８１は第１の制御メモリのアドレス情報を選
択するセレクタ、８２は第２の制御メモリのアドレス情
報を選択するセレクタ、８３は第３の制御メモリのアド
レス情報を選択するセレクタ、９は制御メモリのアドレ
スカウンタ、７は第１〜第３の制御メモリ７１〜７３の
出力を選択し、セレクタ４，５へデータメモリのアドレ
ス情報を出力するセレクタ、１０は第１〜第３の制御メ
モリ７１〜７３の出力を選択し、外部制御装置へ制御メ
モリの内容を出力するセレクタである。
ブロック図であり、図３と同等部分は同一符号にて示
す。図１において、１，２は２面データメモリ、４，５
はデータメモリのアドレス情報を選択するセレクタ、３
は２面からのデータメモリ出力データを選択するセレク
タ、６はデータメモリアドレスカウンタ、７１は第１の
制御メモリ、７２は第２の制御メモリ、７３は第３の制
御メモリ、８１は第１の制御メモリのアドレス情報を選
択するセレクタ、８２は第２の制御メモリのアドレス情
報を選択するセレクタ、８３は第３の制御メモリのアド
レス情報を選択するセレクタ、９は制御メモリのアドレ
スカウンタ、７は第１〜第３の制御メモリ７１〜７３の
出力を選択し、セレクタ４，５へデータメモリのアドレ
ス情報を出力するセレクタ、１０は第１〜第３の制御メ
モリ７１〜７３の出力を選択し、外部制御装置へ制御メ
モリの内容を出力するセレクタである。
【００１３】１０３は外部制御装置へのデータ出力端
子、１０５は外部制御装置からのアドレス入力端子、１
０４は外部制御装置からの入力データ端子、１０６は外
部制御装置が読み書きできる制御メモリの番号を出力す
る端子、１０１はデータ入力端子、１０２はデータ出力
端子である。
子、１０５は外部制御装置からのアドレス入力端子、１
０４は外部制御装置からの入力データ端子、１０６は外
部制御装置が読み書きできる制御メモリの番号を出力す
る端子、１０１はデータ入力端子、１０２はデータ出力
端子である。
【００１４】ここで、制御メモリ７１〜７３は図３の制
御メモリ７を物理的に３分割したものであり、例えば制
御メモリ７の１ワードを３つに分割して各制御メモリ７
１〜７３へ夫々分けて格納した構造と等価であると考え
ることができる。
御メモリ７を物理的に３分割したものであり、例えば制
御メモリ７の１ワードを３つに分割して各制御メモリ７
１〜７３へ夫々分けて格納した構造と等価であると考え
ることができる。
【００１５】端子１０１から入力されたデータはデータ
メモリに１フレーム周期（１２５μｓ）で交互に記憶さ
れる。データが記憶されるアドレスは、カウンタ６で発
生する情報セレクタ４，５を経てデータメモリ１，２に
伝えられ、データメモリアドレスの若番から順に設定さ
れる。
メモリに１フレーム周期（１２５μｓ）で交互に記憶さ
れる。データが記憶されるアドレスは、カウンタ６で発
生する情報セレクタ４，５を経てデータメモリ１，２に
伝えられ、データメモリアドレスの若番から順に設定さ
れる。
【００１６】データメモリ１，２の記憶情報は、メモリ
１が書込み状態の時はメモリ２から読み出され、メモリ
２が書込み状態の時はメモリ１から読み出されるという
ように、１フレーム毎に交互に変化し、セレクタ３を経
て端子１０２へ出力される。
１が書込み状態の時はメモリ２から読み出され、メモリ
２が書込み状態の時はメモリ１から読み出されるという
ように、１フレーム毎に交互に変化し、セレクタ３を経
て端子１０２へ出力される。
【００１７】データが読み出される制御メモリのアドレ
スは、セレクタ４，５、セレクタ７を通して出される制
御メモリ７１〜７３のいずれかの出力データにより指定
される。７１を第１の制御メモリ、７２を第２の制御メ
モリ、７３を第３の制御メモリとすると、カウンタ９の
上位出力データで、第１の制御メモリ→第２の制御メモ
リ→第３の制御メモリ→第１の制御メモリと順次データ
メモリのアドレス情報出力メモリが変化していく。
スは、セレクタ４，５、セレクタ７を通して出される制
御メモリ７１〜７３のいずれかの出力データにより指定
される。７１を第１の制御メモリ、７２を第２の制御メ
モリ、７３を第３の制御メモリとすると、カウンタ９の
上位出力データで、第１の制御メモリ→第２の制御メモ
リ→第３の制御メモリ→第１の制御メモリと順次データ
メモリのアドレス情報出力メモリが変化していく。
【００１８】外部装置は端子１０６に出力されているカ
ウンタの上位出力データを調べ、制御メモリ７１がデー
タメモリのアドレスとして出力データが使用されている
ときは制御メモリ７２にアクセスし、１２５／３μｓの
間制御メモリ７２のデータを読み書きする。
ウンタの上位出力データを調べ、制御メモリ７１がデー
タメモリのアドレスとして出力データが使用されている
ときは制御メモリ７２にアクセスし、１２５／３μｓの
間制御メモリ７２のデータを読み書きする。
【００１９】また制御メモリ７２がデータメモリのアド
レスとして出力データが使用されているときは制御メモ
リ７３にアクセスし、１２５／３μｓの間制御メモリ７
３のデータを読み書きし、制御メモリ７３がデータメモ
リのアドレスとして出力データが使用されているときは
制御メモリ７１にアクセスし、１２５／３μｓの間制御
メモリ７１のデータを読み書きする。
レスとして出力データが使用されているときは制御メモ
リ７３にアクセスし、１２５／３μｓの間制御メモリ７
３のデータを読み書きし、制御メモリ７３がデータメモ
リのアドレスとして出力データが使用されているときは
制御メモリ７１にアクセスし、１２５／３μｓの間制御
メモリ７１のデータを読み書きする。
【００２０】外部制御装置から制御メモリ７１〜７３へ
アクセスするには、端子１０５、セレクタ８１を経て出
されるアドレス情報で指定された制御メモリ７１〜７３
内の指定エリアに、外部制御装置から端子１０４に入力
されたデータが記憶される。
アクセスするには、端子１０５、セレクタ８１を経て出
されるアドレス情報で指定された制御メモリ７１〜７３
内の指定エリアに、外部制御装置から端子１０４に入力
されたデータが記憶される。
【００２１】制御メモリ７１〜７３に記憶されているデ
ータはカウンタ９の出力でアドレス指定され、読出さ
れ、セレクタ４，５を経てデータメモリ１，２のデータ
読出しアドレス情報として使われる。
ータはカウンタ９の出力でアドレス指定され、読出さ
れ、セレクタ４，５を経てデータメモリ１，２のデータ
読出しアドレス情報として使われる。
【００２２】これらの動作時のタイムチャートを図２に
示す。メモリ１，２の読み書き状態は１周期毎に交互に
変わる。制御メモリ７１〜７３は、１周期（１２５μ
ｓ）の間に、外部制御装置からの書込専用時間（１２５
／３μｓで図２ではＲ／Ｗで表示）と、メモリ１，２の
アドレス情報読出（１２５／３μｓ図２ではＲと表示）
の２状態が重ならないように制御される。
示す。メモリ１，２の読み書き状態は１周期毎に交互に
変わる。制御メモリ７１〜７３は、１周期（１２５μ
ｓ）の間に、外部制御装置からの書込専用時間（１２５
／３μｓで図２ではＲ／Ｗで表示）と、メモリ１，２の
アドレス情報読出（１２５／３μｓ図２ではＲと表示）
の２状態が重ならないように制御される。
【００２３】こうすることにより、１２５μｓの１周期
間で制御メモリ７１〜７３の３つのメモリから１２５／
３μｓづつ１／３ワードづつが読出され、結果的に１フ
レーム間で１ワードのアドレスデータが読出されること
になる。すなわち、１フレーム内でＲ／ＷとＲとは共に
１周期分の時間が確保される。
間で制御メモリ７１〜７３の３つのメモリから１２５／
３μｓづつ１／３ワードづつが読出され、結果的に１フ
レーム間で１ワードのアドレスデータが読出されること
になる。すなわち、１フレーム内でＲ／ＷとＲとは共に
１周期分の時間が確保される。
【００２４】尚、ｎは３以上であっても良い。
【００２５】
【発明の効果】制御メモリを物理的に複数に分割（本発
明例では３分割し、第１、第２、第３の制御メモリとす
る）し、外部制御装置から制御メモリへのアクセスを複
数に分割したメモリ単位で行い、データメモリ用のアド
レスデータを、第１の制御メモリから読出している間
（例えば１２５／３μｓ）は、外部制御装置は他の制御
メモリをアクセスし、第２の制御メモリからデータメモ
リ用のアドレスデータを読出している間（例えば１２５
／３μｓ）は、外部制御装置は更に他の制御メモリをア
クセスし、第３の制御メモリからデータメモリ用のアド
レスデータを読出している間（例えば１２５／３μｓ）
は、外部制御装置は別の制御メモリをアクセスするよう
にすれば、１面分の制御メモリ容量で、制御メモリが２
面の場合と同じ動作速度で制御メモリを使うことができ
る。
明例では３分割し、第１、第２、第３の制御メモリとす
る）し、外部制御装置から制御メモリへのアクセスを複
数に分割したメモリ単位で行い、データメモリ用のアド
レスデータを、第１の制御メモリから読出している間
（例えば１２５／３μｓ）は、外部制御装置は他の制御
メモリをアクセスし、第２の制御メモリからデータメモ
リ用のアドレスデータを読出している間（例えば１２５
／３μｓ）は、外部制御装置は更に他の制御メモリをア
クセスし、第３の制御メモリからデータメモリ用のアド
レスデータを読出している間（例えば１２５／３μｓ）
は、外部制御装置は別の制御メモリをアクセスするよう
にすれば、１面分の制御メモリ容量で、制御メモリが２
面の場合と同じ動作速度で制御メモリを使うことができ
る。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の動作タイムチャートである。
【図３】従来の時分割スイッチ回路のブロック図であ
る。
る。
【図４】図３のブロック動作タイムチャートである。
１，２ データメモリ ３〜５，７，１０，８１〜８３ セレクタ ６，９ アドレスカウンタ ７１〜７３ 制御メモリ
Claims (2)
- 【請求項１】 時分割スイッチ用の２個のデータメモリ
と、前記データメモリのデータの書込み読出しを制御す
る制御メモリとを有し、前記２個のデータメモリの各々
の書込み読出しをデータ１フレーム毎に交互にかつ互い
に逆になるように制御することで前記データの時分割ス
イッチ動作を行なうようにした交換機の時分割スイッチ
回路であって、前記制御メモリをｎ個（ｎは２以上の整
数）に分割して設け、前記１フレームをｎ分割した第１
〜第ｎ期間における第ｉ（ｉは１〜ｎの全ての整数）の
期間で第ｉの制御メモリから前記データメモリのアドレ
スデータを読出し、第ｊ（ｊはｉとは異なる１〜ｎの全
ての整数）の期間で第ｊのデータメモリの外部からのア
クセスを行なうよう制御することを特徴とする時分割ス
イッチ回路。 - 【請求項２】 前記ｎは３であって前記制御メモリは第
１〜第３の制御メモリからなり、前記データメモリ用の
アドレスデータを、前記１の制御メモリから読出してい
る１／３フレーム期間は他の制御メモリの外部からのア
クセスを行い、前記第２の制御メモリから読出している
１／３フレーム期間は他の制御メモリの外部からのアク
セスを行い、前記第３の制御メモリから読出している１
／３フレーム期間は他の制御メモリの外部からのアクセ
スを行うよう制御することを特徴とする請求項１記載の
時分割スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207103A JP2590695B2 (ja) | 1993-07-28 | 1993-07-28 | 時分割スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207103A JP2590695B2 (ja) | 1993-07-28 | 1993-07-28 | 時分割スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746634A JPH0746634A (ja) | 1995-02-14 |
| JP2590695B2 true JP2590695B2 (ja) | 1997-03-12 |
Family
ID=16534255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5207103A Expired - Lifetime JP2590695B2 (ja) | 1993-07-28 | 1993-07-28 | 時分割スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590695B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342598A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 時分割多重方式通話路制御装置 |
| JPS644197A (en) * | 1987-06-26 | 1989-01-09 | Nec Corp | Time division multiplexor |
| JPH0352492A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu Ltd | 二重化装置の障害検出方式 |
-
1993
- 1993-07-28 JP JP5207103A patent/JP2590695B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746634A (ja) | 1995-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100663248B1 (ko) | 단일포트 램을 이용한 동시 어드레싱 | |
| KR930024012A (ko) | 반도체 기억장치 | |
| JPS63163937A (ja) | メモリ制御装置 | |
| JPH09167495A (ja) | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 | |
| JPH08221319A (ja) | 半導体記憶装置 | |
| JP2590695B2 (ja) | 時分割スイッチ回路 | |
| JPS6216294A (ja) | メモリ装置 | |
| US6862667B2 (en) | Synchronous DRAM utilizable as shared memory | |
| US6041015A (en) | Semiconductor type memory device having consecutive access to arbitrary memory address | |
| JP2969896B2 (ja) | Ｒａｍのデータ書き込み制御方法 | |
| JP2970711B2 (ja) | タイムスロット入れ替え回路方式 | |
| JPH06301629A (ja) | 主記憶装置 | |
| JPH04248641A (ja) | メモリ制御装置 | |
| JPS63163938A (ja) | ダイナミツクｒａｍコントロ−ラ | |
| JP3655658B2 (ja) | 数値制御装置 | |
| JPS6211751B2 (ja) | ||
| JPH066881A (ja) | 時分割データ交換方式 | |
| JPS6314395A (ja) | 記憶回路 | |
| JPH04312143A (ja) | メモリ装置 | |
| JPH055065B2 (ja) | ||
| JP2000032511A (ja) | 多面構成時分割スイッチ | |
| JPH0331946A (ja) | メモリ | |
| JPH04258879A (ja) | 半導体記憶装置 | |
| JPH05134926A (ja) | メモリ・バンクの切替回路 | |
| JPH04153984A (ja) | ダイナミックメモリの制御方法 |