JPH09167495A - データ記憶ユニット及び該ユニットを用いたデータ記憶装置 - Google Patents

データ記憶ユニット及び該ユニットを用いたデータ記憶装置

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JPH09167495A
JPH09167495A JP7325992A JP32599295A JPH09167495A JP H09167495 A JPH09167495 A JP H09167495A JP 7325992 A JP7325992 A JP 7325992A JP 32599295 A JP32599295 A JP 32599295A JP H09167495 A JPH09167495 A JP H09167495A
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Abstract

(57)【要約】 【課題】 主記憶データ格納部と主記憶キーデータ格納
部とを同一のユニット内に格納データ記憶ユニット及び
該ユニットを用いたデータ記憶装置。 【解決手段】 データ記憶ユニット１は、与えられた全
アドレスであるロー及びカラムアドレスで参照する主記
憶データ格納部２と、与えられたアドレスの一部でであ
るローアドレス参照する主記憶キーデータ格納部３とで
構成される。データ記憶装置は、このデータ記憶ユニッ
ト１を複数個用いて構成される。 【効果】 主記憶データと主記憶キーデータとが同一の
データ記憶ユニット１内に格納されているため、主記憶
容量を増加する際には主記憶キーの格納部も同時に増設
され、主記憶の増設を容易に行うことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ記憶ユニッ
ト及び該ユニットを用いたデータ記憶装置に係り、特
に、参照データの参照、更新が容易なデータ記憶ユニッ
ト及び該ユニットを用いたデータ記憶装置に関する。
【０００２】
【従来の技術】一般に、従来技術による集積回路化され
たＳＲＡＭ、ＤＲＡＭ等の記憶ユニットは、記憶ユニッ
トに与えられた全アドレスによりデータの参照を行うよ
うに構成されている。また、この種の記憶ユニットを使
用して構成される情報処理装置等におけるデータ記憶装
置は、主記憶と、主記憶をある単位で分割した複数の記
憶領域（以下、ページという）のそれぞれに設けられ、
ページに関する保護、読み出し、書き込みがあったこと
等を示す参照データ（以下、主記憶キーデータという）
とを有して構成されるが、主記憶データと主記憶キーデ
ータとを別々の記憶ユニットに格納するように構成され
ている。
【０００３】
【発明が解決しようとする課題】前述した従来技術によ
るデータ記憶装置は、主記憶データと主記憶キーデータ
とを別々の記憶ユニットに格納しているため、主記憶デ
ータ格納部を構成する記憶ユニットの集積度が上がった
ことに伴い主記憶の容量を増加させようとする際、主記
憶キーデータ格納部を構成する記憶ユニットの集積度が
変わらない場合、主記憶の増加を行うことができないと
いう問題点を有している。
【０００４】また、前述の問題点を解決するために、主
記憶データと主記憶キーデータとを同一の記憶ユニット
に格納するように構成することを試みようとしても、記
憶ユニットに要求されるアドレスの構成、データ幅等の
関係から実現が不可能な場合が生じる。
【０００５】本発明の目的は、前記従来技術の問題点を
解決し、主記憶データと主記憶キーデータとを同一のユ
ニット内に格納可能としたデータ記憶ユニットを提供す
ることにあり、また、この記憶ユニットを使用し、主記
憶キーデータの参照を主記憶データの参照よりも高速に
行うことができ、主記憶データの参照とそれに付随する
主記憶キーデータの更新とを同時に行うことを可能とし
たデータ記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば前記目的
は、アドレスで指定されたデータの参照を行うデータ記
憶ユニットを、与えられた全アドレスにより参照される
データを記憶するデータ格納部と、与えられたアドレス
の一部により参照されるキーデータを記憶するキーデー
タ格納部とを備えて構成することにより、また、前記ア
ドレスを、異なるタイミングで順次入力されるローアド
レスとカラムアドレスとにより構成し、前記キーデータ
を、ローアドレスのみにより参照するようにすることに
より達成される。
【０００７】また、前記目的は、前述のデータ記憶ユニ
ットを複数個を使用してデータ記憶装置を構成し、ま
た、前記キーデータを、データ格納部に記憶されるデー
タに付随する情報とし、前記データ格納部の参照と同時
に、前記キーデータ格納部のキーデータの更新を行うよ
うにすることにより達成される。
【０００８】本発明は、主記憶に適用した場合、キーデ
ータを参照する際のアドレスが主記憶データを参照する
際のアドレスの一部であることに着目し、与えられた全
アドレスで参照するデータ格納部と、与えられたアドレ
スの一部で参照するキーデータ格納部とで構成されるデ
ータ記憶ユニットを構成し、このユニットを用いること
により、アドレスピンを増加させることなく主記憶デー
タと主記憶キーデータとを１つの記憶ユニットに格納す
ることを可能としている。
【０００９】
【発明の実施の態様】以下、本発明によるデータ記憶ユ
ニット及びデータ記憶装置の実施形態を図面により詳細
に説明する。
【００１０】図１は本発明の一実施形態によるデータ記
憶ユニットの構成を示すブロック図、図２はその詳細を
示すブロック図、図３はデータ記憶ユニットの動作を説
明するタイムチャートである。図１、図２において、１
はデータ記憶ユニット、２は主記憶データ格納部、３は
主記憶キーデータ格納部、４はローアドレス格納用バッ
ファ、５はカラムアドレス格納用バッファ、６はローア
ドレスデコーダ、７はカラムアドレスデコーダである。
【００１１】本発明の一実施形態によるデータ記憶ユニ
ット１は、データ格納部として、図１に示すように、主
記憶データ格納部２と主記憶キーデータ格納部３とを備
えて構成され、主記憶の１ページ（４ＫＢ）につき１６
ビットの主記憶キーを有するデータ記憶装置を構築する
場合に用いられる記憶ユニットの例である。そして、こ
の例では、主記憶データ格納部２の格納容量８ＭＢ（８
Ｍｗ ×８ ｂｉｔ）、主記憶キーデータ格納部３の格
納容量３２Ｋｂ（３２Ｋｗ×１ｂｉｔ）を有している。
【００１２】さらに、データ記憶ユニット１は、図２に
その詳細を示すように、データ格納部２、３のアクセス
のために、ローアドレス格納用バッファ４、カラムアド
レス格納用バッファ５、ローアドレスデコーダ６、カラ
ムアドレスデコーダ７を備え、主記憶データ格納部２が
ロー及びカラムアドレスにより、また、主記憶キーデー
タ格納部３がローアドレスによりアクセス可能に構成さ
れている。
【００１３】また、図示データ記憶ユニット１は、主な
入出力ピンとして、アドレス入力ピン２３本（ＤＲＡＭ
の場合、１２〜２３本）、ＲＡＳ／ＣＡＳ（ロウアドレ
スストローブ／カラムアドレスストローブ）入力ピン各
１本（ＤＲＡＭの場合のみ）、主記憶データ（全アドレ
スで参照するデータ）入出力ピン８本、主記憶キーデー
タ（一部のアドレスで参照するデータ）入出力ピン１
本、主記憶データＷＥ／ＯＥ（ライトイネーブル／出力
イネーブル）各１本、主記憶キーデータＷＥ／ＯＥ各１
本を有して構成されている。
【００１４】図示本発明の実施形態は、主記憶データ用
のアドレスとして２３ビット（８Ｍ）が与えられるが、
そのうち上位１５ビットが、まず、ロウアドレスとして
与えられ、これにより、３２Ｋ行中の１行を選択した後
に、アドレスの下位８ビットが、カラムアドレスとして
与えられることにより２５６列の中の１列を選択し、参
照する主記憶データが指定される。この場合、主記憶キ
ーデータ参照用のアドレスは、主記憶データ参照用のア
ドレス２３ビットの上位１５ビット、すなわち、ロウア
ドレスに相当し、カラムアドレスを待たずに参照する主
記憶キーデータを指定することができる。
【００１５】前述により、本発明の実施形態は、主記憶
キーデータを、主記憶データに比べ高速にアクセスする
ことが可能となる。また、図示実施形態は、１度のアク
セスで主記憶データ８ビット（１バイト）と主記憶キー
データ１ビットの参照が可能であり、さらに、主記憶デ
ータ用と主記憶キーデータ用とにそれぞれ独自のＷＥ／
ＯＥ信号を有しているのでで、主記憶データあるいは主
記憶キーデータのみを参照することも可能である。
【００１６】図３に示すデータ記憶ユニットの動作を説
明するタイムチャートは、主記憶キーデータの参照を行
い、保護キーのチェックをした後に、主記憶データ、主
記憶キーデータを格納または更新する処理の例であり、
上段のタイムチャートは従来技術の場合、下段のタイム
チャートは本発明の一実施形態の場合を示している。
【００１７】上段に示す従来技術の場合、ローアドレス
とカラムアドレスとを順次入力して、リードデータとし
て主記憶キーデータを得、その後、再度、ローアドレス
とカラムアドレスとを順次入力し、かつ、ライトデータ
として、主記憶データ、主記憶キーデータを入力してい
る。このように、従来技術の場合、２度のローアドレス
とカラムアドレスとの入力を必要とする。
【００１８】下段に示す本発明の一実施形態の場合、ロ
ーアドレスの入力により、リードデータとして主記憶キ
ーデータを得ることができるので、これ引き続いてライ
トデータとして、主記憶データ、主記憶キーデータを入
力し、ローアドレスに続くカラムアドレスを入力するこ
とにより、主記憶データ、主記憶キーデータの格納、更
新を行う。このように、本発明の実施形態の場合、１回
のローアドレスとカラムアドレスとの入力のみにより、
主記憶キーデータの参照を行い、保護キーのチェックを
した後に、主記憶データ、主記憶キーデータを格納また
は更新する処理を行うことができる。
【００１９】すなわち、本発明の一実施形態によれば、
主記憶保護キーを主記憶データよりも先に読み出して保
護キーのチェックを行い、その結果を踏まえて主記憶デ
ータを格納することができるため、処理を高速に行うこ
とが可能である。図示例では、本発明の実施形態の処理
時間を従来技術の場合の約３分の２に短縮することがで
きた。
【００２０】図４は前述で説明した本発明の一実施形態
による記憶ユニットを使用して構成したデータ記憶装置
の一部（記憶ブロックという）の構成を示すブロック
図、図５は主記憶キーデータの更新を行う回路の一例を
示すブロック図である。図４、図５において、４０はブ
ロック、４１は主記憶キーデータのビットの割り当てフ
ォーマット、４２は主記憶キーデータ更新回路である。
【００２１】図４に示す記憶ブロックは、図１、図２に
より説明した記憶ユニットを１８個用いることにより、
４ＫＢ（１ページ）につき主記憶キーデータ１６ｂを有
し、主記憶データ１６Ｂにつき２ＢのＥＣＣ（エラーチ
ェック＆コレクトコード）データを有するデータ記憶装
置の１ブロックを形成したものである。この実施形態で
は、１度のアクセスで１６バイトの主記憶データと１６
ビットの主記憶キーデータの両方を参照することがで
き、また、どちらか一方のみを参照することも可能であ
る。なお、２ＢのＥＣＣデータのそれぞれに付随するキ
ービットは、主記憶キーデータとしては使用していな
い。
【００２２】１６ビットの主記憶キーデータは、そのフ
ォーマット４１に示すように、８ビットを単位として２
重化されており、記憶ブロック４０に内蔵されるキーデ
ータ更新回路４２により、その内容が更新される。この
主記憶キーデータ更新回路４２は、４個のオアゲートに
より構成され、主記憶キーデータに対するＷＥ信号、主
記憶キーデータ、主記憶データに対するＯＥ信号、ＷＥ
信号が入力され、主記憶データの参照が行われたとき、
同時に主記憶キーデータのＲビット（参照ビット）を更
新し、主記憶データの更新が行われたとき、同時に主記
憶キーデータのＣビット（変更ビット）を更新する。
【００２３】図６は本発明の一実施形態によるデータ記
憶装置の構成とアドレス割り当てを説明する図である。
図６において、５０はデータ記憶装置であり、他の符号
は図４の場合と同一である。
【００２４】図６に示すデータ記憶装置は、図４により
説明した記憶ユニット１８個から成る記憶ブロックを３
２ブロック用いることにより、４ＧＢの主記憶容量を有
し、主記憶１ページにつき１６ｂの主記憶キーデータ、
主記憶１６Ｂにつき２ＢのＥＣＣを有するデータ記憶装
置を構築した例である。
【００２５】この場合の主記憶データ参照用のアドレス
は３２ビット（４Ｇ）であり、そのアドレス割り当て
は、上位から５ビットがブロックアドレス、次の１５ビ
ットがロウアドレス、さらに、次の８ビットがカラムア
ドレス、残り４ビットがブロック内アドレス（ブロック
内の記憶ユニットのうちＥＣＣ用を除く記憶ユニット１
６個中の１ユニットを指定）とされており、これによ
り、４ＧＢの主記憶データを参照することができる。
【００２６】前述した本発明の一実施形態は、具体的な
数値、構造を定めた記憶ユニットを例にして説明した
が、説明した数値、構造は可変であり、本発明は、使用
目的に応じて本発明の技術思想の範囲で変形させた記憶
ユニットあるいはデータ記憶装置として実現することが
できる。
【００２７】
【発明の効果】以上説明したように本発明によれば、主
記憶データと主記憶キーデータとを同一のデータ記憶ユ
ニット内に格納しているので、主記憶データ格納部の記
憶容量を増加する際、主記憶キーデータ格納部も同時に
増設されるため、主記憶の増設を容易に行うことが可能
となる。また、本発明によれば、主記憶データと主記憶
キーデータとが同一のデータ記憶ユニット内に格納され
ているにも関わらず、主記憶キーデータの参照を主記憶
データの参照よりも高速に行うことができるため、処理
時間の短縮を図ることができる。さらに、本発明によれ
ば、主記憶データの参照とそれに付随する主記憶キーデ
ータの更新とを同時に行うが可能であり、処理効率の向
上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるデータ記憶ユニット
の構成を示すブロック図である。
【図２】本発明の一実施形態によるデータ記憶ユニット
の詳細を示すブロック図である。
【図３】データ記憶ユニットの動作を説明するタイムチ
ャートである。
【図４】本発明の一実施形態による記憶ユニットを使用
して構成した記憶ブロックの構成を示すブロック図であ
る。
【図５】主記憶キーデータの更新を行う回路の一例を示
すブロック図である。
【図６】本発明の一実施形態によるデータ記憶装置の構
成とアドレス割り当てを説明する図である。
【符号の説明】
１ データ記憶ユニット ２ 主記憶データ格納部 ３ 主記憶キーデータ格納部 ４ ローアドレス格納用バッファ ５ カラムアドレス格納用バッファ ６ ローアドレスデコーダ ７ カラムアドレスデコーダ ４０ 記憶ブロック ４２ 主記憶キーデータ更新回路 ５０ データ記憶装置

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 アドレスで指定されたデータの参照を行
    うデータ記憶ユニットにおいて、与えられた全アドレス
    により参照されるデータを記憶するデータ格納部と、与
    えられたアドレスの一部により参照される参照データを
    記憶する参照データ格納部とを備えて構成されることを
    特徴とするデータ記憶ユニット。
  2. 【請求項２】 前記アドレスは、異なるタイミングで順
    次入力されるローアドレスとカラムアドレスとにより構
    成され、前記参照データは、ローアドレスのみにより参
    照されることを特徴とする請求項１記載のデータ記憶ユ
    ニット。
  3. 【請求項３】 請求項１または２記載のデータ記憶ユニ
    ットの複数個を使用して構成されることを特徴とするデ
    ータ記憶装置。
  4. 【請求項４】 前記参照データは、データ格納部に記憶
    されるデータに付随する情報であり、前記データ格納部
    の参照と同時に、前記参照データ格納部の参照データの
    更新を行うことを特徴とする請求項３記載のデータ記憶
    装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6807620B1 (en) * 2000-02-11 2004-10-19 Sony Computer Entertainment Inc. Game system with graphics processor
US7539828B2 (en) * 2000-08-08 2009-05-26 Faronics Corporation Method and system for automatically preserving persistent storage
US7516334B2 (en) 2001-03-22 2009-04-07 Sony Computer Entertainment Inc. Power management for processing modules
US7231500B2 (en) 2001-03-22 2007-06-12 Sony Computer Entertainment Inc. External data interface in a computer architecture for broadband networks
US6826662B2 (en) 2001-03-22 2004-11-30 Sony Computer Entertainment Inc. System and method for data synchronization for a computer architecture for broadband networks
US7093104B2 (en) * 2001-03-22 2006-08-15 Sony Computer Entertainment Inc. Processing modules for computer architecture for broadband networks
US7233998B2 (en) * 2001-03-22 2007-06-19 Sony Computer Entertainment Inc. Computer architecture and software cells for broadband networks
US6526491B2 (en) 2001-03-22 2003-02-25 Sony Corporation Entertainment Inc. Memory protection system and method for computer architecture for broadband networks
US6809734B2 (en) 2001-03-22 2004-10-26 Sony Computer Entertainment Inc. Resource dedication system and method for a computer architecture for broadband networks
US7024519B2 (en) * 2002-05-06 2006-04-04 Sony Computer Entertainment Inc. Methods and apparatus for controlling hierarchical cache memory
US20040246525A1 (en) * 2003-06-06 2004-12-09 Coca Pedro R. Printer memory
US8224639B2 (en) 2004-03-29 2012-07-17 Sony Computer Entertainment Inc. Methods and apparatus for achieving thermal management using processing task scheduling
US8954751B2 (en) 2004-10-08 2015-02-10 International Business Machines Corporation Secure memory control parameters in table look aside buffer data fields and support memory array
US7590899B2 (en) * 2006-09-15 2009-09-15 International Business Machines Corporation Processor memory array having memory macros for relocatable store protect keys
US7634708B2 (en) * 2006-09-15 2009-12-15 International Business Machines Corporation Relocatable storage protect keys for system main memory
DE102011121567A1 (de) * 2011-12-20 2013-06-20 Giesecke & Devrient Gmbh Verfahren zum kontaktlosen Auslesen eines Identifikationsdokuments

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576544A (en) * 1968-10-18 1971-04-27 Ibm Storage protection system
US4354225A (en) * 1979-10-11 1982-10-12 Nanodata Computer Corporation Intelligent main store for data processing systems
JPS5832427B2 (ja) * 1980-02-14 1983-07-13 株式会社日立製作所 多重情報処理システム
JPS5853097A (ja) * 1981-09-24 1983-03-29 Fujitsu Ltd キ−記憶のエラ−処理方式
US4472790A (en) * 1982-02-05 1984-09-18 International Business Machines Corporation Storage fetch protect override controls
AU542447B2 (en) * 1982-02-27 1985-02-21 Fujitsu Limited System for controlling key storage unit
JPS60107155A (ja) * 1983-11-16 1985-06-12 Hitachi Ltd 記憶ボリユ−ムのデ−タ保護方式
JPS6376034A (ja) * 1986-09-19 1988-04-06 Hitachi Ltd 多重アドレス空間制御方式
JPS63206844A (ja) * 1987-02-24 1988-08-26 Hitachi Ltd 情報処理装置のキ−記憶方式
JP2858795B2 (ja) * 1989-07-14 1999-02-17 株式会社日立製作所 実記憶割り当て方法
US5163096A (en) * 1991-06-06 1992-11-10 International Business Machines Corporation Storage protection utilizing public storage key control
US5498990A (en) * 1991-11-05 1996-03-12 Monolithic System Technology, Inc. Reduced CMOS-swing clamping circuit for bus lines

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