JPS6376034A

JPS6376034A - 多重アドレス空間制御方式

Info

Publication number: JPS6376034A
Application number: JP61221366A
Authority: JP
Inventors: Mari Ara; 荒　真理; Hideo Sawamoto; 英雄澤本; Kaname Imai; 今井　要
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-19
Filing date: 1986-09-19
Publication date: 1988-04-06
Also published as: DE3750740D1; EP0260433A3; US4999770A; EP0260433A2; DE3750740T2; EP0260433B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、多重アドレス空間制御方式に関し、特に異な
るアドレス空間間のデータ転送に好適な多重アドレス空
間制御方式に関する。

〔従来の技術〕

異なるアドレス変換テーブルによって生成される２つの
仮想アドレス空間（これらを第１空間。

第２空間と呼ぶ）間のデータ転送を行う命令としては、
例えばアイ・ビー・エム　システム３７０ブリンシブル
ズ　オブ　オペレーション（ＩＢＭＳｙｓｔｅａ＋　／
３７０　　Ｐｒ１ｎｃｉｐｌｅｓ　ｏｆ　０ｐｅｒａｔ
ｉｏｎ　ＧＡ２２−７０００−８　）記載のＭＶＣＰ　
（Ｍｏｖｅ　ｔｏ　Ｐｒｉｍａｒｙ）　。

ＭＶＣＳ　（Ｍｏｖｅ　ｔｏ　５ｅｃｏｎｄａｒｙ）命
令がある。以下ＭＶＣ３命令について説明する。

ＭＶＣ５命令では、第１空間のデータを第２空間に転送
するが、第１空間をアクセスする時はＰ　Ｓ　Ｗ保護キ
ーを用いて記憶保護チェックを行ない、第２空間をアク
セスする時は、命令のオペランドとして指定される汎用
レジスタ内の第２空間アクセス保護キー（以下第２空間
キーと呼ぶ）を用いて記憶保護チェックを行う。

従来の装置では、該ＭＶＣ５命令処理を以下のように行
っていた。

１、方式１ ■第２空間をアクセスする場合は、アドレス変換テーブ
ルの先頭アドレス（以下セグメント・テーブル・オリジ
ン（ＳＴＯ）と呼ぶ）レジスタを書き換えてアドレス変
換を行う。

■第１空間の第２オペランド・アドレスの実アドレスを
求めた後、■によって第２空間の第１オペランド・アド
レスの実アドレスを求め、実アドレスを用いて第１空間
から第２空間へのデータ転送を行う。

２、方式２ ■第１空間の第２オペランド・データを連続して読出し
、データを一旦ハードウエアで用意された作業領域に保
持した後、前記方式１の■の操作後、第２空間に前記作
業領域のデータを連続して書き込む。

前記方式１．２いずれの方式でも、第２空間をアクセス
する場合、ＰＳＷ保護キーを第２空間キーに書き替えて
記憶保護チェックを行っていた。

なお、この種の方式に関連するものには、例えば、特開
昭５７−８８６０号公報、あるいは特公昭６０−４１３
７９号公報が挙げられる。

［発明が解決しようとする問題点〕上記従来技術には、以下のような問題点があった。

１、方式１の問題点 ■オペランド・アドレスが複数のページに渡る場合、ペ
ージごとに実アドレスに変換する必要があり、ページご
とにアクセス例外が検出されるかチェックする必要があ
る。また、アクセスに関する割込み（アクセス例外、プ
ログラム事象割込み）が発生したときに報告する論理ア
ドレスを保持しておく必要がある。このように処理が複
雑化する。

２、方式２の問題点 ■転送すべきデータの長さ分の作業領域を必要とする。

■読み出し書き込みの繰り返しでないため、処理速度が
低下する場合がある。

３、方式１．２共通の問題点 ■データ転送中に割込みが発生した場合はアドレス変換
テーブルの先頭レジスタの内容をただちに初期値に戻す
必要がある。

■ＰＳＷ保護キーを第２空間キーに書替えている間に割
込みが発生した”場合は直ちにプログラム状態語を初期
値に戻す必要がある。

■異なるアドレス空間をアクセスするごとにプログラム
状態語を書替える必要がある。そのため処理が複雑にな
り、処理速度が遅い。

本発明の目的は、このような従来の問題点を解決し、異
なるアドレス空間のデータ転送処理方式において、処理
を簡素化し、高速化可能な多重アドレス空間制御方式を
提供することにある。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明では、複数個の先
頭アドレスレジスタの選択指示により異なるアドレス変
換テーブルによって生成される複数個のアドレス空間を
アクセスし、プログラム状態語内の保護キーと主記憶内
の主記憶キーとの比較を行うことによって主記憶保護を
行う情報処理システムにおいて、上記プログラム状態語
内の保護キーの他に書替え可能な作業用キーを設け、こ
れら２つのキーのうち保護キーとして選択された値があ
る所定値の場合、上記主記憶キーの値にかかわらず、主
記憶のアクセスを可能とする手段を有し、異なるアドレ
ス空間を、上記複数数個の先頭アドレスレジスタおよび
２つの保護キーを切替えてアクセスして、アクセス例外
を検出し、該アクセス例外が検出されなかったならば、
上記作業用キーに上記所定値を設定して、該作業用印−
を保護キーとして、異なるアドレス空間間のデータ転送
を行うことに特徴がある。

［作用〕第１空間のＳＴＯは、レジスタａ′に、第２空間のＳＴ
Ｏはレジスタｂ′に設定しておき、第１空間をアクセス
する時はａ′を、第２空間をアクセスする時はｂ′をＳ
ＴＯとして選択するように指示され、空間切替えが行わ
れる。

ＰＳＷ保護キーとは別に設けた作業用キーには任意の値
が設定でき、記憶保護チェックにＰＳＷ保護キーか作業
用キーのいずれを用いるかの選択指示が可能である。

従って、第１．第２いずれの空間をアクセスするかによ
って、ＳＴＯレジスタおよびＰＳＷ保護キーを書替える
必要はない。

［実施例〕以下、本発明の一実施例を、図面により詳細に説明する
。

第１図は、本発明の一実施例を示すデータ処理装置のブ
ロック構成図である。

第１図において、１は中央処理装置に１つだけ存在する
プログラム状態語（ＰＳＷ）内の保護キー（以下、ＰＳ
Ｗキーという）、２はＰＳＷキー１以外に設けられる作
業用保護キー（以下、作業用キーという）、３はｐｓｗ
キー（ｐｘＨと作業用保護キー（ＷＫ）２のどちらかを
選択するキー選択回路。

４はキー選択回路３で選択されたキーが“Ｏ”であるか
否かを判定する判定回路、５は第１のアドレス変換テー
ブル先頭アドレスレジスタ（以下。

ＰＳＴＯという）、６は第２のアドレス変換テーブル先
頭アドレスレジスタ（以下、５ＳＴＯという）、７はＰ
ＳＴＯ５と５ＳＴＯ６（７）どちらかを選択するＳＴＯ
選択回路、８はアクセスしようとしている主記憶１５の
論理アドレスを入れるアクセス論理アドレスレジスタ、
９はアクセス論理アドレスレジスタ８の論理アドレスを
実アドレスに変換するアドレス変換回路、１０はアドレ
ス変換回路９の出力である実アドレス、１１は実アドレ
ス１０のアドレスに対応した主記憶キー（ＭＫ）の読取
回路、１２は読取回路１１によって読み出された主記憶
キーＭＫと選択されたキーＫ（≠Ｏ）との比較を行う比
較回路、１３はアクセス許可信号を発生（生成）するア
クセス許可信号発生回路、１４は主記憶１５のアクセス
を行う主記憶アクセス回路、１５は各種データを格納し
ている主記憶、１６はエラー信号を上位装置（図示せず
）に通知するエラー通知回路である。

第２図は、主記憶保護を司る各キーの存在場所を示す図
である。ここで、第１図と同一番号はそれと同一のもの
を指すものとする。

第２図において、１７はプログラム状態語（Ｐｒ。

ｇｒａｍ　Ｓ　ｔａｔｕｓ　Ｗｏｒｄ）、１９はＰＳＴ
Ｏ５によって生成される第１アドレス空間（ＰＳ）、２
０は第１アドレス空間１９に対応した主記憶キー（ＰＳ
Ｋ）、２２は５ＳＴＯ６によって生成される第２アドレ
ス空間（ＳＳ）、２３はＳＳＴ○６に対応した主記憶キ
ー（ＳＳＫ）、２４は命令形式（以下、命令という）で
ある。

以下、第２図により本命令の命令仕様を次に示す。

ｒ第１のアドレス空間１９上にある第２オペランドをＰ
ＳＷキーｌによって読み出し、第２のアドレス空間２２
上八Ｋ（＝ＸＫ）を保護キーとして書き込む、第１．第
２オペランド長は共にＬ（バイト）である、保護キーと
主記憶キーが不一致で、かつ保護キーが“Ｏ”でないと
き、プログラムエラーが検出され、命令は抑止される。

」本実施例では、第１アドレス空間（ＰＳ）１９を生成
するアドレス変換テーブルの先頭アドレスはＰＳＴＯ５
に、第２アドレス空間（ＳＳ）２２を生成するアドレス
変換テーブルの先頭アドレスは５ＳＴＯ８にあらかじめ
設定されているとする。

第３図は、異なるアドレス空間間のデータ転送命令の処
理の流れを示す図である。息下、第２図中の命令２４を
例として、第１図を参照しながら第３図の処理手順に従
って説明する。

（ｉ）第１オペランドのストア時にプログラムエラーが
検出されるか否か判定するために、ストアリハーサルを
行う、命令２４で与えられた値ＸＫを作業用保護キー（
ＷＫ）２に設定し、キー選択回路３に作業用キー２の選
択指示を与える。以下、Ｘにをキー値として用い、キー
選択回路３により選択された以後のキーをＫとする。論
理アドレスとして第１オペランドアドレスをアクセス論
理アドレスレジスタ８に設定する。第１オペランドは５
ＳＴＯ６をアドレス変換テーブルの先頭アドレス（以下
、ＳＴＯという）としてアドレス変換の結果生成される
第２アドレス空間（Ｓ　Ｓ）２２にあるので、ＳＴＯと
して５ＳＴＯ６を選択するようにＳＴＯ選択回路７に指
示をする（ステップ２５）。

（ｉｉ）第１オペランドのストアリハーサルを行う。

アクセス論理アドレスレジスタ８に設定されたアドレス
はアドレス変換回路９によって実アドレス１０に変換さ
れ、それに対応した主記憶キー（ＳＳＫ）２２が読取回
路１１により読み出される。一方、キー選択回路３によ
って選択されたキー■（（””ＸＫ）が“０”であるか
否かを判定回路４で判定される。Ｋ＝０であるとき、主
記憶キーＭＫすなわち、ＳＳＫと保護キーにの比較は行
われず、主記憶１５のアクセスが許可される。Ｋｆ＝Ｏ
のとき、読取回路１１によって読み出された主記憶キー
　Ｍ　ＫとＫの比較が比較回路１２によって行われる。

該比較された結果、Ｋ＝ＭＫ（すなわち、ＸＫ＝ＳＳに
）のとき、アクセス許可信号がアクセス許可（ｉ号発生
回路１３によって生成され、主記憶アクセス回路１４を
通じて主記憶１５がアクセスされる。二のとき、ストア
リハーサルであるので、主記憶１５への書き込みは行わ
れない６に−Ｉ−ＭＫ（すなわち、ＸＫ≠ＳＳ、）のと
きは、エラー信号をエラー通知回路１６へ送出する（ス
テップ２６）６（ｉｉｉ　）作業用キーＷＫに命令２４
で与えられたキー値ｘＫをセットする。キー選択回路３
にＰＳＷキーＰＫ選択指示をする。第２オペランドは１
）ＳＴＯ５をアドレス変換テーブルの先頭アドレスとし
て生成されるアドレス変換の結果生成される第１のアド
レス空間（ＰＳ）１９にあるので、ＳＴＯとしてＰＳＴ
Ｏ５を選択するようにＳＴＯ選択回路７に指示をする（
ステップ２７）。

（ｉｖ　）上記（ｉｔ）と同様にして第２オペランドの
フェッチリハーサルをする。キー選択回路３の結果のＰ
Ｋ（ＰＳＷキー）が“０”のとき、フェッチリハーサル
は成功したとする。また、ＷＫ＃−Ｏのとき、第１アド
レス空間（ＰＳ）１９に対応した主記憶キー（ＰＳＫ）
２０が一致したとき、主記憶アクセスは可能であるので
、フェッチリハーサルは成功したとする。

Ｋ≠ＯかつＫＰＭＫ（すなわち、ＰＫ＃ＰＳに）のとき
、プログラムエラーとして命令は抑止される（ステップ
２８）。

（Ｖ）作業用キーＷＫに“０”を設定し１作業用キー選
択指示をキー選択回路３に与える（ステップ２９）。

（厨）第１アドレス空間１９がらデータを読み出し、第
２アドレス空間２２ヘデータを書き込む処理を行う。Ｓ
ＴＯの選択指示は主記憶アクセス要求発行と共に発行す
る。第１アドレス空間１９からデータフェッチするとき
は、ＰＳＴＯ５が、第２アドレス空間２２ヘデータスト
アするときは、５ＳＴＯ６がＳＴＯとして選択するよう
に指示を与える。主記憶キーは、読み出されるが、保護
キーＷＫがＭＯ”であるため、保護キーとの比較はされ
ず、主記憶キーの値にかかわらず、主記憶アクセスが許
可される（ステップ３０．３１）。

（ｖｉｉ）Ｌバイトのデータ転送が終了したかを判定し
、終了するまで、」二足（ｖｉ）の操作を繰り返す（ス
テップ３２）。

（ｖｕｉ）データ転送の処理が終了したときは、キー選
択回路３にＰＳＷキーＰＫ選択を指示し、命令実行前の
状態とする（ステップ３３）。

（ｉｘ）プログラムエラーが検出されたときは、直ちに
ＰＳＷキー選択モードにして、割込み処理を行う。

上記と同様にして従来技術で挙げたＭＶＣＰ命令に本発
明が適用できる。〜ＩＶＣＰ命令においては、第２アド
レス空ｒｕｊ（ＳＳ）２２からオペランドをフェッチす
るとき、５ＳＴＯ６を使い、ＷＫ選択モードにする。第
１アドレス空間（ｒ’５）１９にオペランドをストアす
るとき、ＰＳＴＯ５を使い、ＰＫ選択モードにする。

また、ＭＶＣＫ命令はＰＳＷ内のアドレス空間制御ビッ
トに従いＳＴＯを選択し、第２オペランドをフェッチす
るときは、ＷＫを用い、第１オペランドをストアすると
きは、ＰＳＷキーを用いることにより、高速に実行でき
る。

〔発明の効果３以上説明したように、本発明によれば、以下の効果があ
る。

■主記憶保護を満足しながら、かつ、中央処理装置のＰ
ＳＷ内の保護キーを変更することなく、主記憶をアクセ
スできるので、ＰＳＷを書替えることによる煩雑な処理
が省ける。

■主記憶キーの異なる主記憶間のデータ転送処理におい
て、作業用保護キー選択モードにして。

かつ作業用保護キーを“０”にすることによって。

キー保護を抑止できるので、高速にデータ転送ができる
。

■アクセスするアドレス空間の切替えが容易にできるの
で、ＳＴＯを書替える必要がなく、異なるアドレス空間
間のデータ転送が高速にできる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ処理装置のブロ
ック構成図、第２図は主記憶保護を司る各キーの存在場
所を示す図、第３図は異なるアドレス空間間のデータ転
送命令の処理の流れを示す図である。１：ＰＳＷキー（Ｐ、）、２：作業用キー（Ｗ　Ｋ　）
、３：キー選択回路、４　ニー’Ｍ定回路、５・ＰＳＴ
Ｏ１６：　５ＳＴＯ１７：　ＳＴＯ選択回路、８：アク
セス論理アドレスレジスタ、９ニアドレス変換回路、１
０：実アドレス、１１：読取回路、１２・比較回路、１
３：アクセス許可信号発生回路、１４．主記憶アクセス
回路、１５：主記憶、１６．エラー通知回路、１９ニア
ドレス第１空間（ＰＳ）、２０：主記憶キー（ＰＳＫ）
、２２：第２アドレス空間（ＳＳ）。２３：主記憶キー（ＳＳＫ）、２４：命令形式。第　　　　　１　　　　　図第　　　　　２　　　　　図第　　　　　３　　　　　図

Claims

【特許請求の範囲】

１、複数個の先頭アドレスレジスタの選択指示により異
なるアドレス変換テーブルによって生成される複数個の
アドレス空間をアクセスし、プログラム状態語内の保護
キーと主記憶内の主記憶キーとの比較を行うことによっ
て主記憶保護を行う情報処理システムにおいて、上記プ
ログラム状態語内の保護キーの他に書替え可能な作業用
キーを設け、これら２つのキーのうち保護キーとして選
択された値がある所定値の場合、上記主記憶キーの値に
かかわらず、主記憶のアクセスを可能とする手段を有し
、異なるアドレス空間を、上記複数数個の先頭アドレス
レジスタおよび２つの保護キーを切替えてアクセスして
、アクセス例外を検出し、該アクセス例外が検出されな
かったならば、上記作業用キーに上記所定値を設定して
、該作業用キーを保護キーとして、異なるアドレス空間
間のデータ転送を行うことを特徴とする多重アドレス空
間制御方式。