JPH0812637B2 - アドレス変換方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、仮想記憶方式をとる計算機システムのアド
レス変換方式に係り、特に、論理アドレスと実アドレス
の対を登録したアドレス変換テーブルのエントリ数を削
減するのに好適なアドレス変換方式に関する。

〔従来の技術〕

計算機システムの一般的構成を第２図に示す。命令制
御部１は計算機システムで実行される命令の解読、演算
部２、記憶制御部３への動作指令、命令実行順序の制御
等を行う。演算部２は命令の実行を行う。この演算部２
はデータ演算部20とアドレス演算部21に分けられ、デー
タ演算部20は命令で指定されたオペランドの演算を行
い、アドレス演算部21は命令およびオペランドの主記憶
アドレスを計算する。記憶制御部３は、主記憶装置４に
対する読出し、書込みの制御を行う。主記憶装置４はア
ドレスづけされた記憶媒体であり、記憶制御部３の指令
により、命令あるいはデータの読出し、書込みを行う。
汎用レジスタ群５は、番号づけされた汎用レジスタ群で
あり、使うレジスタ番号は命令中に指定される。

こゝで、アドレス演算部21は、プログラムで指定され
るアドレス（論理アドレスという）を、アドレス変換テ
ーブルを用いて、主記憶アドレス（実アドレスという）
に変換するアドレス変換機構を備えている。

従来のアドレス変換機構を第３図に示す。第３図中、
６は論理アドレス、７はアドレス変換テーブル、８は実
アドレスを示す。論理アドレス６の上位部をページ番号
として扱い、アドレス変換テーブル７の中の該ページ番
号に対応するエントリを読出す。仮に論理アドレス６の
ページ番号フィールドがｌビットであるとすると、アド
レス変換テーブル７の各エントリは番号０から2^l−１ま
で番号付けされており、論理アドレス６のページ番号が
ｉであれば、アドレス変換テーブル７の中の番号ｉのエ
ントリが選ばれる。アドレス変換テーブル７の各エント
リには、実アドレスの上位部（ページアドレスという）
が格納されている。アドレス変換テーブル７から読出さ
れた実ページアドレスは実アドレス８の上位部にセット
され、論理アドレス６の下位部（変位と呼ぶ）は、変更
されることなく実アドレス８の下位部にセットされる。

なお、かゝるアドレス変換方式に関しては、例えば特
開昭61−141055号に記述されている。

〔発明が解決しようとする問題点〕

近年の計算機利用における計算量の急速な拡大に伴
い、要求される仮想記憶量も増大しており、論理アドレ
スは拡張される方向にある。

上記従来技術は、論理アドレスが拡張されると、それ
に対応してアドレス変換テーブルのエントリ数も拡張し
なければならないという問題がある。すなわち、ページ
番号フィールドは、仮にｎビットあるとすると、アドレ
ス変換テーブルは2ⁿ個のエントリを持たなくてはならな
いため、論理アドレスがｍビット拡張されると、エント
リ数を2^m倍にしなくてはならない。通常、アドレス変換
テーブルは、高速化のためにハードウェアで構成される
ことが多く、論理アドレス拡張時は、かなりのハードウ
ェア量の増大につながる。

本発明の目的は、論理アドレス拡張時に、実装するア
ドレス変換テーブルのエントリ数を増大させずにすむア
ドレス変換方式を提供することにある。

〔問題点を解決するための手段〕

本発明は、論理アドレスのページ番号で表わされる全
てのページのうち、アドレス変換テーブルには、その一
部だけ格納すると共に、アドレス変換テーブルに格納し
ているページの番号の情報を示すレジスタ（マスクレジ
スタとよぶことにする）を設け、アドレス変換を行う時
は、該レジスタを用いて、ページ番号からアドレス変換
テーブルのエントリ番号に変換を行うことによって、ア
ドレス変換テーブルから実アドレスを読出すことを特徴
とする。

〔作 用〕

マスクレジスタは、論理アドレスのページ番号で表わ
されるページ数分だけのビット数を持ち、アドレス変換
テーブルに格納されているページのページ番号に対応す
るビットは“1"になっている。アドレス変換テーブルの
エントリは、ページ番号が小さいほうから順に並べてお
くことにする。

変換されるべき論理アドレスのページ番号とマスクレ
ジスタの値から、アドレス変換テーブルのエントリ番号
を生成し、該エントリ番号によってアドレス変換テーブ
ルから実アドレスのページアドレスを読出す。

これによって、アドレス変換テーブルは、論理アドレ
スのページ番号で表わされる全てのページに対応するエ
ントルを持たなくてよいことになる。

〔実施例〕

以下、本発明の一実施例について図面により説明す
る。

第１図は本発明によるアドレス変換機構の一実施例を
示す。該アドレス変換機構は第２図のアドレス演算部21
内に具備される。

第１図中、信号線211,212には、命令制御部１からの
種々のアドレス構成データがのる。たとえば、論理アド
レスが、命令に指定されたベースレジスタ（汎用レジス
タの１つを指定）中の値＋即値オペランド（命令中に直
接示される数値）で表わされる時は、線211に該ベース
レジスタ中の値が、線212に該即値オペランドの値がの
る。また、たとえば、ベクトル命令の場合、論理アドレ
スがベースレジスタ（ベクトル用汎用レジスタの１つを
指定）中の値＋ベクトル間隔×要素番号で表わされる場
合は、線211に該ベースレジスタ中の値、線212にはベク
トル間隔値をベクトル要素番号倍した値がのる。

213はアドレス加算器であり、上記信号線211,212にの
っている値を加える。レジスタ214は、アドレス加算器2
13によって生成された論理アドレスを格納する。レジス
タ214の上位部、下位部をそれぞれ、214a,214bとし、上
位部214aに格納される部分をページ番号、下位部214bに
格納される部分を変位とよぶことにする。レジスタ216
は、レジスタ214の上位部214aに格納されるページ番号
で表わされるページ数分だけのビット数を持ち、論理ア
ドレス空間上のページのうち、アドレス変換テーブル21
7中にあるのに対応するビットを“1"、ないものに対応
するビットを“0"にする。このレジスタ216をマスクレ
ジスタと呼ぶことにする。

アドレス変換テーブル217は、第３図のアドレス変換
テーブル７に対応するもので、レジスタ214中の論理ア
ドレスに対応する実アドレス中のページアドレス部を格
納している。たゞし、アドレス変換テーブル217のエン
トリ番号は、ページ番号214aとは対応していない。変換
論理部215は、レジスタ214中のページ番号214aとマスク
レジスタ216の値から、論理アドレスに対応する実アド
レスのページアドレスが格納されているアドレス変換テ
ーブル217のエントリ番号を生成する。レジスタ218に
は、アドレス変換後の実アドレスが格納される。レジス
タ218の上位部、下位部をそれぞれ218a,218bとする。上
位部218aには、アドレス変換テーブル217から読出され
たページアドレスが、下位部218bには、レジスタ214中
の変位214bがはいる。レジスタ218に格納された実アド
レスは、信号線219を通って、記憶制御部３に送られ、
主記憶装置４をアクセスする。

次に、変換論理部215とマスクレジスタ216の働きにつ
いて説明する。

仮に、こゝで対象とする計算機システムの論理アドレ
ス幅が（ｎ＋ｍ）ビット、そのうち、ページ番号フィー
ルドがｎビット、変位フィールドがｍビットとする。ま
た、実アドレス幅は（ｌ＋ｍ）ビット、そのうち、ペー
ジアドレスフィールドがｌビット、変位フィールドがｍ
ビットする。マスクレジスタ216のビット数（要素数）
はｋとする。このマスクレジスタ216のビット数ｋは、2
ⁿに等しく、また、該マスクレジスタ216のビット番号
（要素番号）は、論理アドレスのページ番号に対応す
る。すなわち、マスクレジスタ216のビット番号ｉが
“1"であるということは、ページ番号ｉに対応する実ペ
ージアドレスが、アドレス変換テーブル217中にあるこ
とを示す。こゝで、アドレス変換テーブル217のエント
リはページ番号の小さいほうから順に並んでいる。

変換論理部215による、レジスタ214中のページ番号21
4aからアドレス変換テーブル217のエントリ番号への変
換は、以下のようにして行う。ページ番号214aがｉをさ
している時、マスクレジスタ216のビット番号ｉの要素
を探す。次に該要素が“1"であれば、該要素がマスクレ
ジスタ216の初めから数えて、何番目の“1"であるかを
計算する。仮に前記要素が、マスクレジスタ216の第ｊ
番目の“1"であるとすると、前記要素はアドレス変換テ
ーブル217の第ｊエントリに対応する。これで、ページ
番号ｉがエントリ番号ｊに変換されたことになる。すな
わち、論理アドレスのページ番号ｉで表わされるページ
は、アドレス変換テーブル217の第ｊエントリに格納さ
れている実ページアドレスに対応づけられる。なお、マ
スクレジスタ216のビット番号ｉの要素が０であると、
アドレス変換例外を発生させてプログラムに報告し、ソ
フトウェア処理によりアドレス変換を実行することゝな
る。

以下、第１図にしたがってアドレス変換過程を説明す
る。

命令制御部１より信号線211,212に送出されたアドレ
ス構成データが、加算器213で加えられ、論理アドレス
が生成される。該論理アドレスは、レジスタ214にセッ
トされる。レジスタ214中の論理アドレスの上位部であ
るページ番号214aは、マスクレジスタ216の値を用い
て、変換論理部215によって、前述のようにアドレス変
換テーブル217のエントリ番号に変換される。このよう
にして得られたエントリ番号で、アドレス変換テーブル
217を参照し、実ページアドレスを読みだす。得られた
実ページアドレスを、レジスタ218の上位部218aにセッ
トする。レジスタ218の下位部218bには、レジスタ214の
下位部214bが、すなわち、論理アドレスの変位部がその
まゝセットされる。

こうして、レジスタ218にセットされた内容が求める
実アドレスである。レジスタ218中の実アドレスは、信
号線219を通して記憶制御部３に送られ、主記憶装置４
をアクセスする。

以上の説明からわかる通り、アドレス変換テーブル21
7は、マスクレジスタ216中の“1"の個数だけのエントリ
数を持てばよい。すなわち、ページ番号で表わされる全
てのページのうち、必要な分だけ、アドレス変換テーブ
ル217に持てばよく、アドレス変換テーブルに格納して
いるページの番号は、マスクレジスタ216中に示される
ことになる。

マスクレジスタ216の値の設定は、アドレス変換テー
ブル217を書換える際などに、オペレーティングシステ
ムによって行われる。この時、マスクレジスタ216中の
“1"の数は、アドレス変換テーブル217の最大エントリ
数以内に制限される。

〔発明の効果〕

本発明によれば、論理アドレスが拡張された時、拡張
されたページ番号フィールドで表わしうる数だけのエン
トリ数を、アドレス変換テーブルは持たなくてよいの
で、アドレス変換テーブルを拡大せずに済むという効果
がある。

なお、本発明の方式では、論理アドレスのページ番号
で表わされるページを全てアドレス変換テーブルが一度
に持つことができないが、論理アドレスのページ番号で
表わされる全ページが必要なことはほとんどなく、実用
上さしつかえない。

【図面の簡単な説明】

第１図は本発明のアドレス変換方式の一実施例の構成
図、第２図は本発明で対象とする計算機システムの一例
を示す図、第３図は従来のアドレス変換方式の構成図で
ある。 213……アドレス加算器、214……論理アドレスレジス
タ、215……変換論理部、216……マスクレジスタ、217
……アドレス変換テーブル、218……実アドレスレジス
タ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】仮想記憶方式をとる計算機システムにおい
   て、論理アドレスのページ番号のうち、その一部のペー
   ジ番号について対応する実アドレスを格納した複数のエ
   ントリよりなるアドレス変換テーブルと、前記アドレス
   変換テーブルに登録されているページ番号の情報を示す
   レジスタとを具備し、アドレス変換すべき論理アドレス
   のページ番号と前記レジスタの情報により前記アドレス
   変換テーブルのエントリ番号を生成し、アドレス変換テ
   ーブルの該当エントリより前記論理アドレスに対応する
   実アドレスを読み出すことを特徴とするアドレス変換方
   式。