JP2578182B2

JP2578182B2 - デ−タ処理装置及びデ−タ処理システム

Info

Publication number: JP2578182B2
Application number: JP63270670A
Authority: JP
Inventors: 訓増田; 郁也川崎; 重純松井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-10-28
Filing date: 1988-10-28
Publication date: 1997-02-05
Anticipated expiration: 2012-02-05
Also published as: JPH02118739A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報変換手段を内蔵するデータ処理装置、
例えばアドレス変換手段を内蔵するマイクロプロセッサ
に関し、例えば、そのようなマイクロプロセッサを備え
たデータ処理システムにおけるソフトウエアのデバッグ
に適用して有効な技術に関するものである。

〔従来技術〕

応用プログラムや制御プログラムの高性能，多機能化
に伴い、そのようなプログラムを実行するところのデー
タ処理システムにおけるアドレス空間は巨大化されつつ
ある。また、大規模なマルチタスク処理を実行するよう
なデータ処理システムなどにおいては、不正アクセスに
よってプログラムやデータが破壊されるのを防ぎ、プロ
グラムやデータを不正アクセスから保護することができ
るようにすることが望まれる。これらのことなどから、
データ処理システムに、仮想記憶方式が採用される。こ
の仮想記憶方式を採用する場合、アーキテクチャー上の
論理アドレスによって表される仮想記憶空間と、物理ア
ドレスで参照され、ハードウエアとして存在する実記憶
空間とを対応させるために、物理アドレスと論理アドレ
スとの対応関係を示すアドレス変換バッファを備えたメ
モリ管理ユニットのようなアドレス変換機構が利用され
る。

ところで、このようなアドレス変換機構をマイクロプ
ロセッサに内蔵すると、マイクロプロセッサからは、マ
イクロプロセッサの外部に対して、物理アドレスが出力
され、論理アドレスは直接出力されない。そのため、こ
のようなマイクロプロセッサを備えたデータ処理システ
ムのソフトウエアをデバッグする際に必要とされる論理
アドレスを、直接、マイクロプロセッサの外部でモニタ
することができない。

このため、上述のようなデータ処理システムにおける
ソフトウエアをデバッグするには、例えば、日経アグロ
ウヒル社から1987年２月９日に発行された「日経エレク
トロニクス」（414号）のP101及びP102に記載されてい
るような方法がある。

この文献に述べられている方法について、次に簡単に
述べる。すなわち、アドレス変換機構をし、このアドレ
ス変換機構で変換された物理アドレスを出力する実チッ
プとしてのマイクロプロセッサの他に、アドレス変換前
の論理アドレスを１部に出力可能とした評価専用のマイ
クロプロセッサを夫々用意し、これらを並列的に動作さ
せて、エミュレーションを行いながら各種バス情報や制
御情報と共に、論理アドレスもトレース情報として蓄え
得るようにされている。

〔発明が解決しようとする課題〕しかしながら、アドレス変換機構を内蔵するマイクロ
プロセッサを含むデータ処理システムのソウトウエアを
デバッグするのに、論理アドレスをマイクロプロセッサ
の外部に出力可能とする上述したような特別な評価専用
マイクロプロセッサを用いる場合には、そのような特別
なマイクロプロセッサが新たに必要とされる。さらに、
斯る評価専用プロセッサを、物理アドレスを出力する実
チップとしてのマイクロプロセッサと並行して動作され
なければならず、これによってエミュレータの回路構成
及びその制御動作も複雑になる。

本発明の目的は、動作解析に適したデータ処理装置を
提供することにある。

本発明の他の目的は、ソフトウエアのデバッグに適し
たマイクロプロセッサを提供することにする。

本発明の他の目的は、外部端子に大幅な増加なしに、
ソフトウエアをデバッグに適したマイクロプロセッサを
提供することにある。

本発明の他の目的は、情報変換手段による変換前の内
部情報を直接外部に与えることなく、変換されて外部に
与えられた情報に基づいてこれに対応される内部情報を
得られるようにするデータ処理装置を提供することにあ
る。

本発明の他の目的は、特別な評価用マイクロプロセッ
サが無くても、マイクロプロセッサのエミュレーション
が可能なデータ処理システムを提供することにある。

本発明の他の目的は、構成が簡単なデータ処理システ
ムを提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

外部メモリから供給される物理アドレス情報のような
外部対応情報を含むような変換情報を書き換え可能な状
態で保有する変換テーブルを備え、この変換テーブルを
参照して論理アドレスのような内部情報を物理アドレス
のような外部情報に変換して出力するアドレス変換機構
のような情報変換手段を内蔵するデータ処理装置であっ
て、上記情報変換手段は、外部メモリをアクセスして変
換テーブルに変換情報を設定する場合に、そのアクセス
タイミングを外部に指示するための指示信号を出力可能
にされている。上記アドレス変換機構のような情報変換
手段は、例えば、アドレス変換バッファを有するメモリ
管理ユニットとされる。

〔作用〕

上記した手段によれば、アドレス変換機構のような情
報変換手段に、外部メモリをアクセスして変換情報が設
定されるとき、そのアクセスタイミングを外部に指示す
るための指示信号が、データ処理装置からその外部に出
力される。情報変換手段に変換情報を設定するために行
なわれるメモリアクセスのタイミングをこの指示信号に
よって識別することができる。そのため、この指示信号
に応答して、情報変換手段に設定される変換情報を含む
情報を外部に蓄え、この外部に蓄えられた情報に基づい
て、情報変換手段から外部に出力される物理アドレスの
ような変換された情報を論理アドレスのような内部情報
に逆変換するためのテーブルの形成が可能になる。これ
により、情報変換手段による変換前の内部情報を、デー
タ処理装置の外部に直接出力することなく、変換されて
外部に出力された情報のトレース結果などを逆変換し
て、変換される前の内部情報を得ることができる。ま
た、論理アドレスが、直接外部に出力されるのではない
ため、データ処理装置の外部端子が大幅に増えることを
防ぐことができる。

〔実施例〕

第１図には、本発明に係るデータ処理装置の一実施例
であるデータプロセッサを含むデータ処理システムのブ
ロック図が示されている。

第１図に示されるデータ処理システムの構成は、ユー
ザが開発したところのユーザシステムをデバッグするた
めのシステムの構成である。同図において、データプロ
セッサ１は、ユーザシステムをデバッグする際、そのユ
ーザシステムに、本来実装されるべきマイクロプロセッ
サ（ターゲットプロセッサ）のかわりにユーザシステム
に実装され、ターゲットプロセッサの代行するエミュレ
ーション用プロセッサである。特に制限されないが、本
実施例において、上記エミュレーション用プロセッサ
は、ユーザシステム側に配置されるのではなく、エミュ
レーション側に配置されており、ケーブルを介してユー
ザシステムに結合されている。メインメモリ10は、特に
制限されないが、ユーザシステムに含まれるメモリもし
くはエミュレータに含まれる代行メモリである。第１図
において、データプロセッサ１、エミュレータ20、及び
メインメモリ１を相互に結合するデータバスDB及びアド
レスバスABは、エミュレータとユーザシステムを結合す
るインタフェースケーブル及びユーザシステム内のシス
テムバスを区別なく示しており、データプロセッサ1,エ
ミュレータ20及びメインメモリ10の結合関係を示してい
る。

特に制限されないが、上記メインメモリ10は、主に複
数の半導体記憶装置によって構成されている。

第１図に示されているデータプロセッサ（マイクロプ
ロセッサ）は、特に制限されないが、公知の半導体集積
回路の製造技術によって１つの半導体基板に形成されて
いる。すなわち、２点破線で囲まれた各回路ブロック
は、半導体集積回路技術によって１つの半導体基板に形
成されている。

このデータプロセッサ１は、特に制限されないが、メ
インメモリ10からマクロ命令をプリフェッチする命令フ
ェッチユニット２、フェッチされたマクロ命令のオペコ
ートなどをデコードする命令デコードユニット３、命令
デコードユニット３から出力されるアドレス情報などに
基づいて一連のマイクロ命令を読み出し、これに基づい
て各種制御信号を発生する制御ユニット４、この制御ユ
ニット４から出力される各種制御信号に基づいて、マク
ロ命令内のオペランドなどに対して演算処理などを行う
実行ユニット５、外部メモリ10をアクセスする際にアド
レス変換を行うメモリ管理ユニット７、及びマクロ命令
やオペランドさらにはアドレス信号や各種インタフェー
ス信号の入出力制御を行う入出力制御ユニット６を含
む。

上記メモリ管理ユニット７は、特に制限されないが、
上記命令フェッチユニット２にフェッチされるところの
マクロ命令内のアドレス指定フイールなどに含まれる論
理アドレス（仮想アドレス）LADRSを物理アドレス（実
アドレス）PADRSに変換して出力するためのアドレス変
換バッファ８のような変換テーブルを有する。特に制限
されないが、本実施例のメモリ管理ユニット７は、上述
のアドレス変換機能の他に、外部メモリを不当なアクセ
スから保護するための保護機能も有する。すなわち、外
部メモリをアクセスする際、アクセスが認められている
記憶領域に対してのアクセスであるか否かがチェックさ
れ、例えばメモリ管理ユニット７に予め設定された記憶
領域以外の部分が不当にアクセスされるのを防ぐもので
ある。

本実施例のデータプロセッサ１が有する論理アドレス
空間には、特に制限されないが、ｎ個のセクションに分
割され、各セクションのそれぞれは、更にｎ個のページ
フレームに分割されて構成されている。

上記論理アドレスLADRSは、特に制限されないが、第
２図に示されるように、複数のセクションから所定のセ
クション番号を指定するためのセクションインデックス
SXと、同じく複数のページフレームから所定のページフ
レーム番号を指定するためのページインデックスPXと、
指定したページフレームの先頭から、所定アドレスまで
の位置を示すオフセットOTとによって構成されている。
上記メインメモリ10には、アドレス変換のためのセクシ
ョンテーブルSTとページテーブルPT（PT₁,…,PTn）が、
例えば、プログラムによって予め形成される。論理アド
レスLADRSに含まれる上述のセクションインデックスSX
及びページインデックスPXは、上記アドレス変換バッフ
ァ８に設定されている変換情報、即ちエントリの検索情
報の間で検索を行なうために使用される情報である。ま
た、このセクションインデックスSX及びページインデッ
クスPXは、さらに、メインメモリ10内に形成されている
セクションテーブルSTとページテーブルPTにおいて、必
要な情報が格納されている位置を指定する情報ともされ
る。

上記メインメモリ10におけるセクションテーブルSTに
は、各ページテーブルPTの先頭アドレスに対応するペー
ジテーブルアドレスPTA（PTA₁,…,PTAn）が順次格納さ
れている。上記論理アドレスLADRSにおけるセクション
インデックスSXは、セクションテーブルSTのベースアド
レスBASE（例えばセクションテーブルSTの開始アドレ
ス）から所望のページテーブルアドレスが格納されてい
るアドレスまでのオフセットアドレス情報によって構成
される。

各ページテーブルPTには、各ページフレームの先頭ア
ドレスに対応する実ページアドレスRPA（RPA₁,…,RPA
n）が順次格納されている。１個のページテーブルPTiを
例にして述べると、上記論理アドレスLADRSにおけるペ
ージインデックスPXは、当該ページテーブルPTiの先頭
アドレスから所望の実ページアドレスが格納されている
アドレスまでのオフセットアドレス情報によって構成さ
れる。

メインメモリ10内のセクションテーブルST及びページ
テーブルPTを用いて上記論理アドレスLADRSを物理アド
レスPADRSに変換するアドレス変換の過程を、次に第２
図を用いて説明する。論理アドレスLADRSに含まれるセ
クションインデックスSXは、前述のように、ベースアド
レスBASEに対するオフセットアドレス情報であるため、
ベースアドレスBASEに、セクションインデックスSXによ
って示させるオフセットアドレスを加えることにより、
当該セクションインデックスSXによって指示されるとこ
ろのページテーブルアドレス、例えばPTAiを、セクショ
ンテーブルSTから得る。次いで、このページテーブルア
ドレスPTAiに対して論理アドレスLADRSに含まれるペー
ジインデックスPXをオフセットアドレス情報とし、これ
により第ｉページテーブルPTiから当該ページインデッ
クスPXに対応する実ページアドレス、例えばRPAjを得
る。すなわち、ページテーブルアドレスPTAiに、ページ
インデックスPXによって示されているオフセットアドレ
スを加えることにより、このページインデックスPXによ
って指示される実ページアドレスRPAjがｉページテーブ
ルPTiから得られる。このようにして得られた実ページ
アドレスRPAjに、論理アドレスLADRSに含まれているオ
フセットOTを加算して、当該論理アドレスLADRSに対応
する物理アドレスPADRSが得られる。このようにして変
換された物理アドレスPTDRSは、実記憶空間に配置され
ている第ｊページフレームにおけるハッチング領域をア
クセスするためのアドレス信号とされる。

上記メモリ管理ユニット７内に設けられたところのア
ドレス変換バッファ８は、論理アドレスLADRSからこれ
に対応する実ページアドレスRPAを直接検索するための
変換テーブルである。第３図に示されるように、アドレ
ス変換バッファ８には、互いに対を成す論理アドレス部
と物理アドレス部とが複数組、予め格納される。各論理
アドレス部のおのおのには、論理アドレスLADRSに含ま
れる検索情報と照合されるべき被検索情報として、セク
ションインデックスSXとページインデックスPXとから成
る内部対応情報が、予め格納される。これに対して、物
理アドレス部のおのおのには、それと対をなすところの
論理アドレス部に格納されているセクションインデック
スSX,ページインデックスPXと１対１に対応するところ
の実ページアドレスRPAが予め格納される。例えば、セ
クションインデックスSXn（SXm,SXi），ページインデッ
ククPXn（PXm,PXi）を格納する論理アドレス部と対をな
す物理アドレス部には、上記セクションインデックスSX
n（SXm,SXi），ページインデックスPXn（PXm,PXi）と１
対１に対応するところの実ページアドレスRPAn（RPAm,R
PAi）が格納される。このように、アドレス変換バッフ
ァ８には、論理アドレスLADRS内のインデックスから実
ページアドレスを求めるための変換情報がエントリとし
て格納され、これによって変換テーブルが構成される。
このように、アドレス変換バッファ８は、論理アドレス
部と物理アドレス部とから成る変換情報を書き換え可能
な形態で所定の複数組み保有可能とされている。すなわ
ち、アドレス変換バッファ８は、一種の書き替え可能な
メモリ（保持手段）を有する。

第５図には、上記メモリ管理ユニット７の機能ブロッ
ク図が示されている。メモリ管理ユニット７は、上記ア
ドレス変換バッファ８と制御手段CNとを含み、上記アド
レス変換バッファ８は、上述した論理アドレス部と物理
アドレス部とを複数組、記憶することができる書き込み
可能な記憶装置を含んでいる。

制御手段CNは、論理アドレスLADRS、実行ユニット内
に設けられたベースアドレスレジスタからのベースアド
レス、上記入出力制御ユニット６を介してメインメモリ
10からデータ（ページテーブルアドレス，実ページアド
レス）LD及び検出信号Ｄを受け、上記アドレス変換バッ
ファ８にセクションインデックスSX,ページインデック
スPX及び制御信号Ｃを出力する。

論理アドレスLADRS内のセクションインデックスSX,ペ
ージインデックスPXに相当する論理アドレス情報が、上
記アドレス変換バッファ８に予め格納されていた場合、
上記アドレス変換バッファ８は、この論理アドレス情報
に対応した実ページアドレスRPAを上記制御手段CNに出
力する。上記制御手段CNは、この実ページアドレスRPA
に、上記論理アドレスLADRSに含まれているオフセットO
Tを加算して、物理アドレスを形成し、これをPADRSとし
て出力する。

これに対して、論理アドレスLADRS内のセクションイ
ンデックスSX,ページインデックスPXに相当する論理ア
ドレス情報が、上記アドレス変換バッファ８に予め格納
されていなかった場合、上記制御手段CNは、相当する論
理アドレス情報が存在しないことを検出信号Ｄによって
認識し、上記セクションインデックスSXと上記ベースア
ドレスBASEとによってメインメモリ10内のセクションテ
ーブルSTをアクセスするためのアドレス信号を求めると
ともに、指示信号φをアサートする。このセクションテ
ーブルSTをアクセスするためのアドレス信号は、PADRS
としてアドレスバスABを介してメインメモリ10に供給さ
れる。メインメモリ10内のセクションテーブルSTから読
み出されたページテーブルアドレスは、制御手段CNにお
いて、ページインデックスPXと加算され、メインメモリ
10内のページテーブルPTをアクセスするためのアドレス
信号が形成される。このページテーブルPTをアクセスす
るためのアドレス信号は、PADRSとして、アドレスバスA
Bを介してメインメモリ10に供給される。メインメモリ1
0内のページテーブルPTから読み出された実ページアド
レスは、上記制御手段10において、上記論理アドレスLA
DRS内のオフセットOTと加算され、メインメモリ10をア
クセスするための物理アドレスが形成され、PADRSとし
て出力される。本実施例において、上記指示信号φは、
特に制限されないが、メインメモリ10内のページテーブ
ルPTをアクセスするタイミングのときに、ネゲートされ
る。また、この実施例のベースアドレスBASEは実行ユニ
ット５内のベースアドレスレジスタに所望の値を設定す
ることにより、任意に変更することができ、これによ
り、セクションテーブルのメインメモリ10におけるアド
レスも自由に変更することができる。

第４図には、上記メモリ管理ユニット７の動作フロー
が示されている。また、第６図（Ａ）〜（Ｃ）には、上
記メモリ管理ユニット７が、メインメモリ10内のセクシ
ョンテーブルST,ページテーブルPTをアクセスするとき
の、データバスDB,アドレスバスAB及び指示信号φを伝
える信号線の波形図が示されている。次に、第３図〜第
６図を用いて、メモリ管理ユニット７の動作を述べる。

上記アドレス変換バッファ８を備えるメモリ管理ユニ
ット７に、命令フェッチユニット２から論理アドレスLA
DRSが供給されると、これに含まれるセクションインデ
ックスSX及びページインデックスPXを検索情報としてア
ドレス変換バッファ８内の論理アドレス部を参照して全
てのエントリを連想的に検索する（第４図のステップS
1）。この結果、検索情報に一致する被検索情報が存在
する場合（イエス）には、この被検索情報と対を成す実
ページアドレスRPAに、論理アドレスLADRSに含まれるオ
フセットOTを加算し（ステップS2）、これによって得ら
れる物理アドレスPADRSをアドレスバスABに出力する。

一方、入力された論理アドレスLADRSの検索情報に対
応するエントリが、アドレス変換バッファ８内に存在し
ない場合（ノー）、メモリ管理ユニット７は、先ず、論
理アドレスに含まれるセクションインデックスSXをベー
スアドレスBASEに対するオフセットアドレス情報とし
て、これをベースアドレスBASEに加算する（ステップS
3）。これにより得られたアドレス信号によって、メイ
ンメモリ10をアクセスするとともに、指示信号φをアサ
ート（ロウレベル）する（ステップS4,S5）。このメイ
ンメモリ10のアクセスによって、セクションテーブルST
から当該セクションインデックスSXに対応するページテ
ーブルアドレス、例えばPTAiがデータバスDBに読み出さ
れ、メモリ管理ユニット７に取り込まれる。次いで、こ
のページテーブルアドレスPTAiに対して論理アドレスLA
DRSに含まれるページインデックスPXをオフセットアド
レス情報として、ページテーブルアドレスPTAiに加算す
る（ステップS6）。これにより得られたアドレス信号が
アドレスバスABに出力され、メインメモリ10がアクセス
される（ステップS7）。このアクセスによって、ページ
テーブルPTiから当該ページインデックスPXに対応する
実ページアドレス、例えばRPAjがデータバスDBに読み出
され、メモリ管理ユニット７に取り込まれる。メモリ管
理ユニット７は、このようにして実ページアドレスRPAj
を取り込むと、このときの論理アドレスLADRSに含まれ
るセクションインデックスSX及びページインデックスPX
と、これに対応する実ページアドレスRPAjとによって新
たな変換情報を形成し、この変換情報を新たなアドレス
変換用エントリとしてアドレス変換バッファ８に格納す
る（ステップS8）。そして、上記指示信号φをネゲート
し（ステップS9）、取り込んだ実ページアドレスRPAj
に、論理アドレスLADRS内のオフセットOTを加算し（ス
テップS2）、これにより、物理アドレスPADRSを形成す
る。

このように、メインメモリ10をアクセスしてアドレス
変換バッファ８に新たな変換情報を設定するとき、メモ
リ管理ユニット７はその状態、即ちメインメモリ10のア
クセスタイミングを外部に指示するための指示信号φを
出力する。この指示信号φは、データプロセッサ１のチ
ップに設けられたボンディングパッドBPに供給される。
このボンディングパッドBPは、データプロセッサ１のパ
ッケージに設けられた外部端子（ピン）に結合されてい
る。そのため、メモリ管理ユニット７において形成され
た指示信号φは、ボンディングバッドBP及び外部端子を
介して上述のようにデータプロセッサ１の外部に出力さ
せる。例えば、メモリ管理ユニット７がメインメモリ10
内のセクションテーブルST及びページテーブルPTをアク
セスする所定タイミングで、指示信号φがアサート（ロ
ウレベル）され、ページテーブルPTから所定の実ページ
アドレスRPAがアドレス変換バッファ８に取り込まれる
タイミングで、指示信号φがネゲートされる。

特に制限されないが、本実施例に従えば、上記指示信
号φはエミュレータ20に供給される。

このエミュレータ20は、特に制限されないが、第１図
に示されているように、エミュレーション制御部、ブレ
ークポイント制御部、トレースメモリ部、代行メモリ
部、及び全体の制御を司るマスタプロセッサなどを備え
ており、エミュレーション機能，実時間トレース機能，
ブレーク機能，メモリ代行機能、さらにはその他のデバ
ッグ機能を実行する。マスタプロセッサを除き、上記エ
ミュレータ20を構成する上記各部のそれぞれは、特に制
御されないが、複数の半導体集積回路装置によって構成
される。そのため、このエミュレータ20は、例えば、プ
リント基板上に構成される。

エミュレータ20は、ユーザが開発したシステムのエミ
ュレーションを行なっている間、ユーザシステムの状態
をトレースメモリ21に格納する。すなわち、ユーザシス
テムが、各バスサイクルにおいて発生するところのアド
レスやデータさらには上記指示信号φならびにその他各
種制御信号を、上記データバスDB,アドレスバスAB等を
介して受け、これらをトレースメモリ部21に含まれる第
１トレースメモリ21Aに時系列で格納する。更に、上記
指示信号φがアサートされている期間には、トレースメ
モリ部21に含まれる第２トレースメモリ21Bにも、上記
アドレスバスAB及びデータバスDBの情報が、時系列的に
取り込まれる。

したがって、アドレス変換バッファ８に、新たな変換
情報が設定されるとき、第６図（Ａ）〜第６図（Ｃ）に
示されるように、論理アドレスLADRSに含まれるセクシ
ョンインデックスSXをベースアドレスBASEに対するオフ
セットアドレス情報としてセクションテーブルSTから当
該セクションインデックスSXに対応するページテーブル
アドレスPTAを得るためにアドレスバスABに出力される
アドレス信号（BASE＋SX）と、これによりセクションテ
ーブルSTからデータバスDBに出力されるページテーブル
アドレスPTA（PTAi）と、次いでそのページテーブルア
ドレスPTAに対して論理アドレスに含まれるページイン
デックスPXをオフセットアドレス情報として所定のペー
ジテーブルPTから当該ページインデックスPXに対応する
実ページアドレスRPAを得るためにアドレスバスABに出
力されるアドレス信号（PTAi＋PX）と、これによりペー
ジテーブルPTからデータバスDBに出力される実ページア
ドレスRPA（RPAi）とが、時系列的に、第２トレースメ
モリ21Bに格納される。

このように、上記指示信号φがアサートされている期
間中に、第２トレースメモリ21Bに取り込まれる情報
は、アドレス変換バッファ８に設定される変換情報を少
なくとも含む情報とされる。即ち、ユーザーが開発した
システムをエミュレーションしている間に、アドレス変
換バッファ８に、新たに、設定される変換情報に対応す
る情報は全て第２トレースメモリ21Bに蓄えられる。言
い換えるなら、エミュレーションが行なわれている期間
に、データプロセッサ１が、論理アドレスLADRSから物
理アドレスPADRSを形成するためにアドレス変換バッフ
ァを利用した場合、そのアドレス変換において用いた論
理アドレス部及び物理アドレス部を含む変換情報に対応
する情報を全てデータプロセッサ１の外部に設けられた
第２トレースメモリ21Bに蓄えることができる。

エミュレータ20もしくは図示しないコンソールは、物
理アドレスPADRSを論理アドレスLADRSに逆変換するため
のアドレス逆変換テーブル22を備える。

特に制限されないが、本実施例においては、第１図に
示されているように、エミュレータ20に上記アドレス逆
変換テーブル22が設けられる。このアドレス逆変換テー
ブル22を構成する逆変換情報は、上記第２トレースメモ
リ21Bに格納されたところのデータによって形成され
る。この逆変換情報を形成するための動作は、特に制限
されないが、エミュレーションの動作を終了したブレー
ク時に行われる。

アドレス逆変換テーブル22を構成する逆変換情報を形
成するための処理は、特に制限されないが、第２図に示
されているアドレス変換の過程に対してほぼ逆の処理に
相当する。即ち、指示信号φがアサートされている期間
に、第２トレースメモリ21Bに取り込まれた実ページア
ドレスRPAが被検索情報の実ページアドレスとされ、こ
の実ページアドレスRPAを得るときのアドレス信号とペ
ージテーブルアドレスPTA（実ページアドレスRPAがデー
タバスDBに出力される前にデータバスDBに出力されてい
たデータ）とのオフセット量（アドレス信号とPTAとの
差）に基づいてページインデックスPXを得ると共に、こ
のページテーブルアドレスPTAをメインメモリ10から得
るために、アドレスバスABに供給されたアドレス信号と
ベースアドレスレジスタに設定されているところのベー
スアドレスBASEとのオフセット量（アドレス信号とBASE
との差）に基づいてセクションインデックスSXを得る。
このような処理によって得られたセクションインデック
スSX及びページインデックスPXが、上記被検索情報とし
ての実ページアドレス（物理アドレス部）とペアを成す
情報（論理アドレス情報）とされる。このような処理を
指示信号φがアサートされる毎に行なうことによって、
エミュレーションが行われている期間に、アドレス変換
バッファ８に設定された複数の被検索情報を得ることが
できる。

このようにして形成されたアドレス逆変換テーブル22
は、上記第１トレースメモリ21Aに時系列的に蓄えられ
ている物理アドレスPADRSを論理アドレスLADRSに変換す
るために利用される。

アドレス逆変換テーブルにおいて、被検索情報とされ
る実ページアドレスRPAn〜RPAi＋１…と、第１トレース
メモリ21Aから読み出されるところの変換対象とされる
物理アドレスPADRSとの対応関係は、特に制限されない
が、ページフレームのサイズ（１個のページが有する記
憶空間のサイズ）が固定である場合、実ページアドレス
RPAを先頭とする上記固定のページサイズ内に変換対象
とされる物理アドレスPADRSが含まれているか否かによ
って知ることができる。即ち、物理アドレスPADRSを論
理アドレスLADRSに変換するときに必要な逆変換情報を
アドレス逆変換テーブルの中から検索するときには、被
検索情報とされる実ページアドレスRPAを先頭とする上
記固定のページサイズの範囲に、変換対象とされる物理
アドレスPADRSが含まれているか否かによって逆変換情
報を検索することができる。例えば、第７図に示されて
いるように、物理アドレスPADRSが、アドレス逆変換テ
ーブルに格納されている実ページアドレスRPAnとこの実
ページアドレスRPAnに固定のページサイズ（２）を加え
ることにより得たページアドレスとの間の範囲内にある
か否かの判定が比較により行なわれる。もし、この範囲
内になければ、次に実ページアドレスRPAmとRPAm＋２と
の間にあるか否かが判定される。このようにして、順
次、判定され、例えば、物理アドレスPADRSが、実ペー
ジアドレスRPAiとアドレスRPAi＋２との間に含まれてい
た場合、アドレス逆変換テーブルにおいて、この実ペー
ジアドレスRPAiに対応するセクションインデックスSXi,
ページインデックスPXiが、論理アドレスLADRSのセクシ
ョンインデックス，ページインデックスとされる。そし
て、物理アドレスPADRSと上記実ページアドレスRPAiと
の差が、論理アドレスLAPRSのオフセットとされる。

上述した説明から理解されるように、アドレス逆変換
テーブルにおいて、変換対象とされる物理アドレスPADR
Sに対応する逆変換情報が検索されると、この検索され
た逆変換情報に含まれる実ページアドレスRPAと変換対
象とされる物理アドレスPADRSとのオフセット量が論理
アドレスLADRSのオフセットOTとされ、さらに、当該逆
変換情報に含まれるセクションインデックスSX及びペー
ジインデックスPXが論理アドレスのセクションインデッ
クスSX及びページインデックスPXとされる。このように
して、当該物理アドレスPADRSを論理アドレスLADRSに変
換することができる。上述のようにして上記第１トレー
スメモリ21Aに蓄えられている物理アドレスPADRSが順次
論理アドレスに変換される。変換された論理アドレスLA
DRSは、その他のトレース情報と共に時系列的に、図示
されていないコンソールに表示されるなどして、ユーザ
が開発したシステムのソフトウエアに関するデバックに
利用される。

上記実施例によれば以下の作用効果を得ることができ
る。

（１）メモリ管理ユニット７は、メインメモリ10をア
クセスしてアドレス変換バッファ８に変換情報を設定す
るとき、そのアクセスタイミングを外部に指示するため
の指示信号φをアサートする。この指示信号φを受ける
エミュレータ20のような外部回路はアドレス変換バッフ
ァ８に設定される全ての変換情報に含まれる情報を逐次
蓄え、蓄えたこの情報に基づいて物理アドレスPADRSを
論理アドレスLADRSに変換するためのアドレス逆変換テ
ーブル22を形成することができる。

（２）上記作用効果により、アドレス逆変換テーブル
22により、データプロセッサ１が出力する物理アドレス
PADRSを外部で後から論理アドレスLADRSに変換すること
ができる。

（３）上記作用効果（２）により、アドレス変換機構
を内蔵するデータプロセッサ１において、ソフトウエア
デバッグに必要な論理アドレスLADRSを外部で間接的に
得ることができることにより、直接論理アドレスLADRS
を出力するような評価専用のデータプロセッサを必要と
せず、且つ、そのような評価専用のデータプロセッサと
代行制御用に物理アドレスPADRSを出力するデータプロ
セッサとを並列的に動作制御するような特殊なエミュレ
ータを必要としないから、斯るアドレス変換機構を内蔵
するデータプロセッサ１を含むシステムのソフトウエア
デバッグを極めて簡単な構成により、且つ容易に行うこ
とができる。

（４）アドレス変換機構を内蔵するデータプロセッサ
１において、ソフトウエアデバッグに必要な論理アドレ
スLADRSを外部で間接的に得ることを達成するための構
成は指示信号φの出力機能によって得られる。これによ
り、論理アドレスLADRSをも出力するような特別な評価
専用データプロセッサに比べてその構成は蓄しく簡単で
あり、且つ、実チップとしてのデータプロセッサとの差
異は指示信号φを外部に出力する機能だけであるから、
パッケージを変えるだけで当該データプロセッサのチッ
プを実チップ及び評価チップに共通に使用することがで
きる。

（５）データプロセッサ１には、物理アドレス信号以
外に論理アドレス信号を出力するための複数の外部端子
を設けずに、指示信号φを出力するための外部端子を設
けるだけで済む。そのため、データプロセッサ１が高価
になるのを防ぐことができる。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されずその
要旨を逸脱しない範囲において種々変更することができ
ることは言うまでもない。

例えば、上記実施例における論理アドレス空間はセク
ションとページフレームによって構成されるが、本発明
はそれに限定されず、論理アドレス空間はページさらに
はセグメントなどによって構成してもよい。したがっ
て、論理アドレスの構成、さらにはアドレス変換バッフ
ァのテーブル構成は、論理アドレス空間の概念に従って
適宜変更可能である。

また、上記実施例において指示信号φはメモリ管理ユ
ニットから、データプロセッサ１に設けられた外部端子
を介して直接外部に供給されているが、上記入出力制御
ユニット及びデータプロセッサ１に設けられた外部端子
を介して外部に与えられるようにしてもよい。また、上
記実施例ではデータプロセッサ１を、エミュレーション
の際、ターゲットプロセッサの替わりをするプロセッサ
として説明したが、このデータプロセッサは、エミュレ
ーション用だけでなく、ユーザが開発したところのシス
テムにおいてもそのまま利用可能である。この場合、シ
ステムの動作上、指示信号φが必要とされない場合に
は、指示信号φを外部に伝えるために、データプロセッ
サ１のチップに設けられたところの指示信号φのボンデ
ィングパッドBP（電極）は、外部端子に結合しなくても
よい。これに応じて、その信号φを外部に出力するため
の外部端子を有しないパッケージを利用することができ
る。

また、上述した説明では、メモリ管理ユニット７が、
変換情報を取り込むためにメインメモリ10をアクセスし
ている間、指示信号φがアサートされ続けるようにされ
ていたが、これに限定されない、例えば、メモリ10をア
クセスするときにのみ指示信号φが、一時的にアサート
されるものとしてもよい。

以上の説明では主として本発明者によってなされた発
明を、その背景となった利用分野であるアドレス変換機
構を内蔵したデータプロセッサにおけるソフトウエアデ
バッグに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、種々の情報変換機構を内
蔵したデータ処理装置に広く適用することができる。本
発明は少なくとも外部から与えられる変換情報を書き換
え可能に保有する変換テーブルを備え、この変換テーブ
ルを参照して内部情報を外部情報に変換し出力する情報
変換手段を内蔵する条件のものに適用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。

すなわち、外部メモリをアクセスして変換テーブルに
変換情報を設定するとき、そのアクセスタイミングを外
部に指示するための指示信号が出力可能にされている。
この指示信号に基づいて、変換テーブルに設定される変
換情報を含む情報を外部に蓄え、蓄えられた情報に基づ
いて、情報変換手段から外部に供給される変換された情
報を内部情報に逆変換するテーブルを外部に形成するこ
とが可能となる。これにより情報変換手段による変換前
の内部情報を直接外部に与えることなく、変換されて外
部に与えられる情報のトレース結果などに基づいて、こ
れを外部で逆変換して、簡単に内部情報を得ることがで
きるという効果がある。

【図面の簡単な説明】

第１図は、本発明に係るデータ処理装置の一実施例であ
るデータプロセッサを含むデータ処理システムのブロッ
ク図、第２図は、上記データプロセッサに内蔵されるアドレス
変換機構によって論理アドレスを物理アドレスに変換す
る変換過程を示す図、第３図は、アドレス変換機構に含まれるアドレス変換バ
ッファに設定される変換情報の概略構成を示す図、第４図は、アドレス管理ユニットの動作フロー図、第５図は、アドレス管理ユニットのブロック図、第６図は、アドレス管理ユニットがメインメモリをアク
セスする際の波形図、第７図は、アドレス逆変換テーブルによる逆変換の過程
を示す図である。

Claims

(57)【特許請求の範囲】

【請求項１】アドレスバス及びデータバスを介して記憶
装置に結合されるべきデータ処理装置であって、論理アドレス信号を形成する手段と、論理アドレス信号
に含まれる情報とこれに対応する物理アドレス信号に含
まれる情報とを対にしたアドレス変換情報を格納可能な
アドレス変換バッファを有し上記アドレス変換バッファ
に格納されたアドレス変換情報を利用して上記論理アド
レス信号から物理アドレス信号を形成するアドレス変換
手段と、ボンディング電極と、を有し、上記アドレス変換手段は、上記アドレス変換バッファに
アドレス変換情報を書き込み制御すると共に、書き込む
べきアドレス変換情報を構成するための物理アドレス信
号の情報を上記アドレスバス及びデータバスを介する外
部アクセスにて取得するとき、当該アクセスのタイミン
グを専用的に通知するための指示信号を上記ボンディン
グパッドに供給する制御手段を備えて成るものであるこ
とを特徴とするデータ処理装置。
【請求項２】第１記憶手段と、論理アドレス信号を形成する手段と、上記論理アドレス
信号を物理アドレス信号に変換するためのアドレス変換
情報がアドレス変換バッファに格納可能にされ、上記第
１記憶手段をアクセスして上記第１記憶手段から読み出
されたデータをアドレスアドレス変換情報の少なくとも
一部としてアドレス変換バッファに格納可能であると共
に上記アクセスのタイミングを示す指示信号を外部に出
力可能にされた、上記アドレス変換情報を利用して論理
アドレス信号から物理アドレス信号への変換を行うアド
レス変換手段とを含むデータ処理装置と、上記指示信号に応答して、上記第１記憶手段から上記デ
ータ処理装置に供給されるデータを蓄積する第２記憶手
段と、を含んで成るものであることを特徴とするデータ
処理システム。