JPS623353A - アドレス空間拡張装置 - Google Patents
アドレス空間拡張装置Info
- Publication number
- JPS623353A JPS623353A JP14213185A JP14213185A JPS623353A JP S623353 A JPS623353 A JP S623353A JP 14213185 A JP14213185 A JP 14213185A JP 14213185 A JP14213185 A JP 14213185A JP S623353 A JPS623353 A JP S623353A
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- bit
- physical address
- memory
- physical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
、・この発明はコンピュータ、特にマイクロコンビ
′ユータに使用されるアドレス空間拡張装置
に係り、コンピュータのアーキテクチャを変更せずにア
ト 、・：レス空間を拡張できるアドレス空間拡
張装置に関する。
、・この発明はコンピュータ、特にマイクロコンビ
′ユータに使用されるアドレス空間拡張装置
に係り、コンピュータのアーキテクチャを変更せずにア
ト 、・：レス空間を拡張できるアドレス空間拡
張装置に関する。
［発明の技術的背景］
基本データ長が８ビツトのいわゆる８ビツトマ
、□“イクロコンピュータでは一般にアドレスとして
１ ゛□６ビツトが用意されている。このよう
なマイクロコンピュータでは１６ビツトのアドレスで６
４にバイト（１バイトは８ビツト）のメモリをアクセス
できるが、メモリ容量をさらに増加させたいような場合
にアドレス空間拡張装置が使用される。
、□“イクロコンピュータでは一般にアドレスとして
１ ゛□６ビツトが用意されている。このよう
なマイクロコンピュータでは１６ビツトのアドレスで６
４にバイト（１バイトは８ビツト）のメモリをアクセス
できるが、メモリ容量をさらに増加させたいような場合
にアドレス空間拡張装置が使用される。
第５図に従来のアドレス空間拡張装置を使用したマイク
ロコンピュータのブロック図を示す。
ロコンピュータのブロック図を示す。
ｃｐｕ ＜中央演算処理装置）１１からはＡＯないしＡ
１５からなる１６ビツトの論理アドレスが出力される。
１５からなる１６ビツトの論理アドレスが出力される。
この１６ビツトの論理アドレスのうち、ＡＯないしＡ１
１からなる下位１２ビツトのアドレスはそのままメモリ
１２に物理アトレースとして供給される。またＡ１２な
いしＡ１５からなる上位４ピツトのアドレスはメモリ・
マネージメント・ユニット（以下、ＭＭＵと称する）１
３でＡ１２ないしＡ１９からなる８ビツトの物理アドレ
スに変換された後にメモリ１２に供給される。このよう
な構成によれば、１６ビツトの論理アドレスを２０ビツ
トの物理アドレスに拡張でき、メモリ１２の容量は物理
アドレスが１６ビツトの場合に６４にバイトであったも
のが１Ｍバイトに拡張される。
１からなる下位１２ビツトのアドレスはそのままメモリ
１２に物理アトレースとして供給される。またＡ１２な
いしＡ１５からなる上位４ピツトのアドレスはメモリ・
マネージメント・ユニット（以下、ＭＭＵと称する）１
３でＡ１２ないしＡ１９からなる８ビツトの物理アドレ
スに変換された後にメモリ１２に供給される。このよう
な構成によれば、１６ビツトの論理アドレスを２０ビツ
トの物理アドレスに拡張でき、メモリ１２の容量は物理
アドレスが１６ビツトの場合に６４にバイトであったも
のが１Ｍバイトに拡張される。
上記ＭＭｔＪ１３は第６図の変換テーブルに示すように
、入力が４ビツトであるので１６進数で０からＦまでの
１６の番地を選択でき、これら各番地に予め書き込まれ
ている１６進数表現された８ビシ ットのデータがメモリ１２に上位の物理アドレスして供
給される。
、入力が４ビツトであるので１６進数で０からＦまでの
１６の番地を選択でき、これら各番地に予め書き込まれ
ている１６進数表現された８ビシ ットのデータがメモリ１２に上位の物理アドレスして供
給される。
［背景技術の問題点］
このように従来のアドレス空間拡張装置では
ぜ・ＣＰ Ｕ １１から出力される論理アドレスのみを
使用 ゛。
ぜ・ＣＰ Ｕ １１から出力される論理アドレスのみを
使用 ゛。
して物理アドレスを発生するようにしている。このため
、物理アドレスが論理アドレスよりも太きくなるような
場合には、以下に述べるようにメモリ空間を線形にアク
セスすることが困難になるという不都合が生じる。
、物理アドレスが論理アドレスよりも太きくなるような
場合には、以下に述べるようにメモリ空間を線形にアク
セスすることが困難になるという不都合が生じる。
例えば、物理アドレスが１Ｍバイトで論理アドレスが６
４にバイトのマイクロコンピュータを想定、する。この
とき、物理アドレスとしては２０ビツト必要であり、こ
の２０ビツトの物理アドレスを１６ビツトの論理アドレ
スから発生する必要が１・°゛、 Ｉ！７Ｆ′Ｌ／２（
７）ｆｌｉ″Ｏ１＃”６１□順にＦＦＦＦＦＨ番地まで
アクセスする場合に、アドレスのポインタを１６ビツト
のレジスタに持たせ、レジスタ間接のアドレッシング・
モードでアクセスし、１回のメモリアクセス毎に図示し
ないポインタ用レジスタをインクリメントしていくもの
とする。ポインタ用レジスタをインクリメントしたとき
に、その１２ビツト目からキャリーが発生した場合に、
それを検出してポインタ用レジスタとＭＭＵ１３内のア
ドレス変換テーブルを修正する必要がある。しかしなが
ら、現存している通常の８ビツトマイクロコンピユータ
にはポインタ用レジスタの１２ビツト目からのキャリー
検出を行なうための特別な命令は用意されていす、ＭＭ
Ｕ１３内のアドレス変換テーブルの修正に時間がかかる
。このため、従来ではメモリ空間を線形にアクセスする
ことは困難である。
４にバイトのマイクロコンピュータを想定、する。この
とき、物理アドレスとしては２０ビツト必要であり、こ
の２０ビツトの物理アドレスを１６ビツトの論理アドレ
スから発生する必要が１・°゛、 Ｉ！７Ｆ′Ｌ／２（
７）ｆｌｉ″Ｏ１＃”６１□順にＦＦＦＦＦＨ番地まで
アクセスする場合に、アドレスのポインタを１６ビツト
のレジスタに持たせ、レジスタ間接のアドレッシング・
モードでアクセスし、１回のメモリアクセス毎に図示し
ないポインタ用レジスタをインクリメントしていくもの
とする。ポインタ用レジスタをインクリメントしたとき
に、その１２ビツト目からキャリーが発生した場合に、
それを検出してポインタ用レジスタとＭＭＵ１３内のア
ドレス変換テーブルを修正する必要がある。しかしなが
ら、現存している通常の８ビツトマイクロコンピユータ
にはポインタ用レジスタの１２ビツト目からのキャリー
検出を行なうための特別な命令は用意されていす、ＭＭ
Ｕ１３内のアドレス変換テーブルの修正に時間がかかる
。このため、従来ではメモリ空間を線形にアクセスする
ことは困難である。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、演算処理装置のアーキテクチャを変更
することなしに、アドレス空間を拡張した場合でも容易
にメモリを線形にアクセスできるアドレス空間拡張装置
を提供することにある。
ありその目的は、演算処理装置のアーキテクチャを変更
することなしに、アドレス空間を拡張した場合でも容易
にメモリを線形にアクセスできるアドレス空間拡張装置
を提供することにある。
［発明の概要］
上記目的を達成するためこの発明のアドレス空間拡張装
置にあっては、メモリ装置をアクセスする際に使用され
る物理アドレスを、演算処理装置から出力される論理ア
ドレスとステータス信号を用いて発生するようにしてい
る。そしてこの物理アドレス発生手段は論理アドレスと
ステータス信号をデコードして得られるアドレスとを合
せたものを物理アドレスとして発生するか、もしくは演
算処理装置から出力されるデータをステータス信号に基
づいて選択し、この選択データを物理アドレスの一部と
して発生するか、あるいは論理アドレスとステータス信
号をデコードして得られるアドレスとを合せたものをア
ドレス変換テーブルの入力として供給し、物理アドレス
をこのアドレス変換テーブルの出力として発生するよう
にしている。
置にあっては、メモリ装置をアクセスする際に使用され
る物理アドレスを、演算処理装置から出力される論理ア
ドレスとステータス信号を用いて発生するようにしてい
る。そしてこの物理アドレス発生手段は論理アドレスと
ステータス信号をデコードして得られるアドレスとを合
せたものを物理アドレスとして発生するか、もしくは演
算処理装置から出力されるデータをステータス信号に基
づいて選択し、この選択データを物理アドレスの一部と
して発生するか、あるいは論理アドレスとステータス信
号をデコードして得られるアドレスとを合せたものをア
ドレス変換テーブルの入力として供給し、物理アドレス
をこのアドレス変換テーブルの出力として発生するよう
にしている。
［発明の実施例コ
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例に係るアドレス空間拡張装
置を使用したマイクロコンピュータの構成を示すブロッ
ク図である。ＣＰ Ｕ ２１はアドレスとして１６ビツ
トが用意された８ビツト構成のものである。このＣＰＵ
２１から出力される１６ビツトの論理アドレスＡＯない
しＡ１５はそのままメモリ２２に下位の物理アドレスし
て供給される。また上記ＣＰ Ｕ ２１から出力される
ステータス信号はデコーダ／ラッチ回路２３に供給され
る。このステータス信号とはＣＰ Ｕ ２１の内部動作
状態を示す信号であり、さらにはＣＰＵ２１がどのよう
な動作状態の下で論理アドレスを出力しているかを示す
信号であり、例えば、ＣＰＵ２１が実行している命令の
種類に対応した信号、ＣＰＵ２１が実行しているアドレ
ッシングモードの種類に対応した信号、ｃ ｐ Ｕ ２
１が実効アドレス生成のために使用したレジスタの種類
に対応した信号、ＣＰ Ｌｌ ２１がメモリ２２との間
でデータの書込み、読み出しを行なう場合にそれがリー
ドサイクルかライトサイクルかを区別するための信号、
ＣＰＵ２１がメモリ２２からデータの読み出しを行なう
場合にそれがプログラム Ｖ アータ否かを区別するための信号、あるいはＣＰ Ｕ
２１の動作がユーザモードであるかシステムモードであ
るかを区別するための信号、等である。
置を使用したマイクロコンピュータの構成を示すブロッ
ク図である。ＣＰ Ｕ ２１はアドレスとして１６ビツ
トが用意された８ビツト構成のものである。このＣＰＵ
２１から出力される１６ビツトの論理アドレスＡＯない
しＡ１５はそのままメモリ２２に下位の物理アドレスし
て供給される。また上記ＣＰ Ｕ ２１から出力される
ステータス信号はデコーダ／ラッチ回路２３に供給され
る。このステータス信号とはＣＰ Ｕ ２１の内部動作
状態を示す信号であり、さらにはＣＰＵ２１がどのよう
な動作状態の下で論理アドレスを出力しているかを示す
信号であり、例えば、ＣＰＵ２１が実行している命令の
種類に対応した信号、ＣＰＵ２１が実行しているアドレ
ッシングモードの種類に対応した信号、ｃ ｐ Ｕ ２
１が実効アドレス生成のために使用したレジスタの種類
に対応した信号、ＣＰ Ｌｌ ２１がメモリ２２との間
でデータの書込み、読み出しを行なう場合にそれがリー
ドサイクルかライトサイクルかを区別するための信号、
ＣＰＵ２１がメモリ２２からデータの読み出しを行なう
場合にそれがプログラム Ｖ アータ否かを区別するための信号、あるいはＣＰ Ｕ
２１の動作がユーザモードであるかシステムモードであ
るかを区別するための信号、等である。
このようなステータス信号は上記デコーダ／ラッチ回路
２３で４ビツトの信号に変換され、ラッチされた後、上
位４ビツトの物理アドレスＡ１６ないしＡ１９として上
記メモリ２２に供給される。
２３で４ビツトの信号に変換され、ラッチされた後、上
位４ビツトの物理アドレスＡ１６ないしＡ１９として上
記メモリ２２に供給される。
この実施例のアドレス空間拡張装置では、ＣＰ Ｕ ２
１から出力される１６ビツトの論理アドレスはそのまま
メモリ２１の下位の物理アドレスとして供給され、ステ
ータス信号に応゛じて発生された４ビツトのアドレスは
メモリ２１に対して上位の物理アドレスして供給される
。このため、物理アドレスが論理アドレスよりも大きく
なる場合でも、従来のようなメモリ空間の線形アクセス
の困難性は発生しない。すなわち、物理アドレスの全領
域をＯ番地から順にＦＦＦＦＦＨ番地までアクセスする
場合、アドレスのポインタを図示しないｃ ｐ Ｕ ２
１内部の１６ビツトのレジスタに持たせ、レジスタ間接
のアドレッシング・モードでアクセスし、１回のメモリ
アクセス毎にポインタ用レジスタをインクリメントして
いくものとする。そして、ポインタ用レジスタをインク
リメントしたときに、キャリーが発生した場合にそれを
検出してポインタ用レジスタを修正する必要があること
は従来と同様である。ところが、この実施例では１６ビ
ツトのポインタ用レジスタの最上位ビットからのキャリ
ー検出を行なえばよく、通常の８ビツトＣＰＵでは８ビ
ット単位でのキャリー検出命令令が用意されている。従
って、この実施例装置によれば、ＣＰＵ２１のアーキテ
クチャを変更せずに、メモリ空間を拡張した状態での線
形アクセスを用意に行なうことができる。
１から出力される１６ビツトの論理アドレスはそのまま
メモリ２１の下位の物理アドレスとして供給され、ステ
ータス信号に応゛じて発生された４ビツトのアドレスは
メモリ２１に対して上位の物理アドレスして供給される
。このため、物理アドレスが論理アドレスよりも大きく
なる場合でも、従来のようなメモリ空間の線形アクセス
の困難性は発生しない。すなわち、物理アドレスの全領
域をＯ番地から順にＦＦＦＦＦＨ番地までアクセスする
場合、アドレスのポインタを図示しないｃ ｐ Ｕ ２
１内部の１６ビツトのレジスタに持たせ、レジスタ間接
のアドレッシング・モードでアクセスし、１回のメモリ
アクセス毎にポインタ用レジスタをインクリメントして
いくものとする。そして、ポインタ用レジスタをインク
リメントしたときに、キャリーが発生した場合にそれを
検出してポインタ用レジスタを修正する必要があること
は従来と同様である。ところが、この実施例では１６ビ
ツトのポインタ用レジスタの最上位ビットからのキャリ
ー検出を行なえばよく、通常の８ビツトＣＰＵでは８ビ
ット単位でのキャリー検出命令令が用意されている。従
って、この実施例装置によれば、ＣＰＵ２１のアーキテ
クチャを変更せずに、メモリ空間を拡張した状態での線
形アクセスを用意に行なうことができる。
第２図はこの発明の他の実施例に係るアドレス空間拡張
装置を使用したマイクロコンピュータの構成を示すブロ
ック図である。このマイクロコンピュータが上記第１図
のものと異なるところは、ＣＰ ＬＪ ２１から異なる
データを出力してバンクレジスタとしてのラッチ回路２
４．２５．２６それぞれで予め記憶させておき、これら
ラッチ回路２４．２５．２６のラッチデータを、前記デ
コーダ／ラッチ回路２３の出力に基づき、バンク切換え
回路としての選択回路２７で選択して上位４ビツトの物
理アドレスＡ１６ないしＡ１９として前記メモリ２２に
供給するようにしたものである。このような構成（すれ
ば、メモリ２２の上位４ビツトの物理アドレスＡ１６な
いしＡ１９はステータス信号にかかわらずに自由に設定
することができる。
装置を使用したマイクロコンピュータの構成を示すブロ
ック図である。このマイクロコンピュータが上記第１図
のものと異なるところは、ＣＰ ＬＪ ２１から異なる
データを出力してバンクレジスタとしてのラッチ回路２
４．２５．２６それぞれで予め記憶させておき、これら
ラッチ回路２４．２５．２６のラッチデータを、前記デ
コーダ／ラッチ回路２３の出力に基づき、バンク切換え
回路としての選択回路２７で選択して上位４ビツトの物
理アドレスＡ１６ないしＡ１９として前記メモリ２２に
供給するようにしたものである。このような構成（すれ
ば、メモリ２２の上位４ビツトの物理アドレスＡ１６な
いしＡ１９はステータス信号にかかわらずに自由に設定
することができる。
第３因はこの発明のさらに他の実施例に係るアドレス空
間拡張装置を使用したマイクロコンピュータの構成を示
すブロック図である。このマイクロコンピュータでは、
ＣＰ Ｕ ２１から出力される１６ビツトの論理アドレ
スＡＯないしＡ１５はそのままメモリ２２に下位の物理
アドレスとして供給し、またＣＰＩＪ２１から出力され
るステータス信号はデコーダ／ラッチ回路２３に供給し
て３ピツトの信号に変換し、この変換された３ビツトの
信号を ′□ＭＭＵ２８で４ビツトの物理
アドレスＡ１６ないしＡ１９に変換した後にメモリ２２
に供給するようにしたものである。
間拡張装置を使用したマイクロコンピュータの構成を示
すブロック図である。このマイクロコンピュータでは、
ＣＰ Ｕ ２１から出力される１６ビツトの論理アドレ
スＡＯないしＡ１５はそのままメモリ２２に下位の物理
アドレスとして供給し、またＣＰＩＪ２１から出力され
るステータス信号はデコーダ／ラッチ回路２３に供給し
て３ピツトの信号に変換し、この変換された３ビツトの
信号を ′□ＭＭＵ２８で４ビツトの物理
アドレスＡ１６ないしＡ１９に変換した後にメモリ２２
に供給するようにしたものである。
第４図は上記第３図の実施例に係るアドレス空間拡張装
置を説明するための図である。ＣＰ Ｕ ２１から出力
されるＯビット目ないし１５ビツト目の論理アドレスＬ
Ａはそのまま下位の物理アドレスＰＡＬとしてメモリ２
２に供給される。デコーダ／ラッチ回路２３で変換され
た３ビツトの出力値ＯＵＴはＭ Ｍ Ｕ ２８の変換テ
ーブルＴＡで４ビツトデータに変換され、上位の物理ア
ドレスＰＡＵとしてメモリ２２に供給される。
置を説明するための図である。ＣＰ Ｕ ２１から出力
されるＯビット目ないし１５ビツト目の論理アドレスＬ
Ａはそのまま下位の物理アドレスＰＡＬとしてメモリ２
２に供給される。デコーダ／ラッチ回路２３で変換され
た３ビツトの出力値ＯＵＴはＭ Ｍ Ｕ ２８の変換テ
ーブルＴＡで４ビツトデータに変換され、上位の物理ア
ドレスＰＡＵとしてメモリ２２に供給される。
ここで、物理アドレスの全領域を０番地から順にＦＦＦ
ＦＦＨ番地までアクセスする場合に、アドレスのポイン
タを１６ビツトのレジスタに持たせ、レジスタ間接のア
ドレッシング・モードでアクセスし、１回のメモリアク
セス毎に図示しないポインタ用レジスタをインクリメン
トしていくものとする。ポインタ用レジスタをインクリ
メントしたときに、その１６ビツト目からキャリーＣＡ
Ｒが発生した場合には、それを検出してポインタ用レジ
スタを修正することは上記と同様に容易に行なうことが
できる。また、このキャリーＣＡＲにより、Ｍ Ｍ Ｕ
２８内の対応するアドレス変化テーブルの値は１だけ
インクリメントされる。従って、アドレス空間を拡張し
た場合でも、ＣＰ Ｕ ２１のアーキテクチャを変更せ
ずにメモリ空間の線形アクセスが容易に行なえる。
ＦＦＨ番地までアクセスする場合に、アドレスのポイン
タを１６ビツトのレジスタに持たせ、レジスタ間接のア
ドレッシング・モードでアクセスし、１回のメモリアク
セス毎に図示しないポインタ用レジスタをインクリメン
トしていくものとする。ポインタ用レジスタをインクリ
メントしたときに、その１６ビツト目からキャリーＣＡ
Ｒが発生した場合には、それを検出してポインタ用レジ
スタを修正することは上記と同様に容易に行なうことが
できる。また、このキャリーＣＡＲにより、Ｍ Ｍ Ｕ
２８内の対応するアドレス変化テーブルの値は１だけ
インクリメントされる。従って、アドレス空間を拡張し
た場合でも、ＣＰ Ｕ ２１のアーキテクチャを変更せ
ずにメモリ空間の線形アクセスが容易に行なえる。
［発明の効果］
以上説明したようにこの発明によれば、演算処理装置の
アーキテクチャを変更せず、アドレス空間を拡張した場
合でも容易に線形にメモリ空間をアクセスできるアドレ
ス空間拡張装置を提供することができる。
アーキテクチャを変更せず、アドレス空間を拡張した場
合でも容易に線形にメモリ空間をアクセスできるアドレ
ス空間拡張装置を提供することができる。
第１図はこの発明の一実施例に係るアドレス空
パ間拡張装置を使用したマイクロコンピュータのブロ
ック図、第２図はこの発明の他の実施例に係るアドレス
空間拡張装置を使用したマイクロコンピュータのブロッ
ク図、第３図はこの発明のさらに他の実施例に係るアド
レス空間拡張装置を使用したマイクロコンピュータのブ
ロック図、第４図は上記第３図装置を説明するための図
、第５図は従来のアドレス空間拡張装置を使用したマイ
クロコンピュータのブロック図、第６図は上記第５図の
マイクロコンピュータで使用されるＭＭＵの変換テーブ
ルを示す図である。 ２１・・・ＣＰＵ、２２・・・メモリ、２３・・・デコ
ーダ／ラッチ回路、２４．２５．２６・・・ラッチ回路
、２７・・・選択回路、２８・・・メモリ・マネージメ
ント・ユニット（ＭＭＬＪ）。 出願人代理人 弁理士 鈴江武彦 第１図 イ 第２図 第３図 第４図 第５ｒｌ！Ｊ 第６ 図
パ間拡張装置を使用したマイクロコンピュータのブロ
ック図、第２図はこの発明の他の実施例に係るアドレス
空間拡張装置を使用したマイクロコンピュータのブロッ
ク図、第３図はこの発明のさらに他の実施例に係るアド
レス空間拡張装置を使用したマイクロコンピュータのブ
ロック図、第４図は上記第３図装置を説明するための図
、第５図は従来のアドレス空間拡張装置を使用したマイ
クロコンピュータのブロック図、第６図は上記第５図の
マイクロコンピュータで使用されるＭＭＵの変換テーブ
ルを示す図である。 ２１・・・ＣＰＵ、２２・・・メモリ、２３・・・デコ
ーダ／ラッチ回路、２４．２５．２６・・・ラッチ回路
、２７・・・選択回路、２８・・・メモリ・マネージメ
ント・ユニット（ＭＭＬＪ）。 出願人代理人 弁理士 鈴江武彦 第１図 イ 第２図 第３図 第４図 第５ｒｌ！Ｊ 第６ 図
Claims (4)
- （１）論理アドレスおよび内部動作状態を示すステータ
ス信号を発生する演算処理装置と、上記演算処理装置が
メモリ装置をアクセスする際に使用される物理アドレス
を、上記論理アドレスとステータス信号に応じて発生す
る物理アドレス発生手段とを具備したことを特徴とする
アドレス空間拡張装置。 - （２）前記物理アドレス発生手段は、前記ステータス信
号をデコードして得られるアドレスを前記物理アドレス
の一部として発生するように構成されている特許請求の
範囲第１項に記載のアドレス空間拡張装置。 - （３）前記物理アドレス発生手段は、前記演算処理装置
から出力されるデータを前記ステータス信号に基づいて
選択し、この選択データを前記物理アドレスの一部とし
て発生するように構成されている特許請求の範囲第１項
に記載のアドレス空間拡張装置。 - （４）前記物理アドレス発生手段は、前記論理アドレス
とステータス信号とを合せたものをアドレス変換テーブ
ルの入力として供給し、前記物理アドレスをこのアドレ
ス変換テーブルの出力として発生するように構成されて
いる特許請求の範囲第１項に記載のアドレス空間拡張装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14213185A JPS623353A (ja) | 1985-06-28 | 1985-06-28 | アドレス空間拡張装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14213185A JPS623353A (ja) | 1985-06-28 | 1985-06-28 | アドレス空間拡張装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623353A true JPS623353A (ja) | 1987-01-09 |
Family
ID=15308091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14213185A Pending JPS623353A (ja) | 1985-06-28 | 1985-06-28 | アドレス空間拡張装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623353A (ja) |
Cited By (1)
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|---|---|---|---|---|
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-
1985
- 1985-06-28 JP JP14213185A patent/JPS623353A/ja active Pending
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