JPS60110056A - デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 - Google Patents
デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法Info
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- JPS60110056A JPS60110056A JP58203994A JP20399483A JPS60110056A JP S60110056 A JPS60110056 A JP S60110056A JP 58203994 A JP58203994 A JP 58203994A JP 20399483 A JP20399483 A JP 20399483A JP S60110056 A JPS60110056 A JP S60110056A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、データ処理システムにおけるメモリのアドレ
ス生成を動的に変更する方法に関する。
ス生成を動的に変更する方法に関する。
従来技術
最近の著しいハードウェア技術の発展により、データ処
理システムにおいて、より大容量のメモリが使用可能と
なり、また市場においても、より大容量のメモリの要求
がますます強く々っている。
理システムにおいて、より大容量のメモリが使用可能と
なり、また市場においても、より大容量のメモリの要求
がますます強く々っている。
しかし、データ処理システムにおけるメモリの容量を大
きくするには、メモリをアドレスする能力を拡張する必
要があり、そのことは、ソフトウェアに対する可視性を
変更することになる。その結果、従来のデータ処理シス
テムに対応したプログラムを、大容量のメモリをアドレ
スする能力を持つ拡張されたデータ処理システムに対し
て使用することかできなくなり、その影響は非常に大き
なものがある。
きくするには、メモリをアドレスする能力を拡張する必
要があり、そのことは、ソフトウェアに対する可視性を
変更することになる。その結果、従来のデータ処理シス
テムに対応したプログラムを、大容量のメモリをアドレ
スする能力を持つ拡張されたデータ処理システムに対し
て使用することかできなくなり、その影響は非常に大き
なものがある。
上記問題を回避するため、従来、この種の機能の変更を
行うデータ処理システムにおいては、ハードウェアに新
しい機能と、従来のプログラムを実行することが可能な
従来の機能の両方を持たせ、システムの立上げ時にどち
らの機能を使用するか規定する方法である。この方法に
よれば、一度システムを立上げると、規定された機能に
対応したプログラムしか使用できない。しかし、グログ
ラムの構造上新しく開発されたプログラムが従来のプロ
グラムをサブルーチンとして使用することは、一般に行
われていることであり、新しい機能に対応して開発され
たプログラムが従来の機能においてのみ実行可能なプロ
グラムを、サブルーチンとして使用できないことは、大
きな欠点である。
行うデータ処理システムにおいては、ハードウェアに新
しい機能と、従来のプログラムを実行することが可能な
従来の機能の両方を持たせ、システムの立上げ時にどち
らの機能を使用するか規定する方法である。この方法に
よれば、一度システムを立上げると、規定された機能に
対応したプログラムしか使用できない。しかし、グログ
ラムの構造上新しく開発されたプログラムが従来のプロ
グラムをサブルーチンとして使用することは、一般に行
われていることであり、新しい機能に対応して開発され
たプログラムが従来の機能においてのみ実行可能なプロ
グラムを、サブルーチンとして使用できないことは、大
きな欠点である。
発明の目的
本発明の目的は、上述の欠点を除去し、異ガるアドレス
方法に対応したプログラムを同時に実行できるようにし
たデータ処理システムにおけるメモリのアドレス生成を
動的に変更する方法を提供することにある。
方法に対応したプログラムを同時に実行できるようにし
たデータ処理システムにおけるメモリのアドレス生成を
動的に変更する方法を提供することにある。
本発明の他の目的は、ソフトウェアに大きな影響を与え
ることなくメモリのアドレス能力を拡張できるようにし
たデータ処理システムにおけるメモリのアドレス生成を
動的に変更する方法を提供することにある。
ることなくメモリのアドレス能力を拡張できるようにし
たデータ処理システムにおけるメモリのアドレス生成を
動的に変更する方法を提供することにある。
発明の構成
本発明のデータ処理システムにおけるメモリのアドレス
生成を動的に変更する方法にお（・て、メモリアドレス
を有するメモリ内の命令語およびデータを有するセグメ
ントを規定するセグメント記連子語を保持するセグメン
ト記述子レジスタと、データのアドレスを指定するアド
レスレジスタと、命令語のアドレスを指定する都令カウ
ンタとを有するデータ処理システムにおけるメモリのア
ドレス生成を動的に変更する方法において、セグメント
記述子語をセグメント記述子レジスタに格納する第１の
ステップと、そのセグメント記述子レジスタにより、ア
ドレスレジスタおよび命令カウンタの有効と々るビット
数を制御する第２のステップと、記述子レジスタの内容
と命令カウンタの有効ビットの内容を加算することによ
り命令語のアドレスを生成する第３のステップと、セグ
メント記述子レジスタの内容とアドレスレジスタの有効
ビットの内容と、命令語内のアドレスとを加算すること
により、データのアドレスを生成する第４のステップと
を含む。
生成を動的に変更する方法にお（・て、メモリアドレス
を有するメモリ内の命令語およびデータを有するセグメ
ントを規定するセグメント記連子語を保持するセグメン
ト記述子レジスタと、データのアドレスを指定するアド
レスレジスタと、命令語のアドレスを指定する都令カウ
ンタとを有するデータ処理システムにおけるメモリのア
ドレス生成を動的に変更する方法において、セグメント
記述子語をセグメント記述子レジスタに格納する第１の
ステップと、そのセグメント記述子レジスタにより、ア
ドレスレジスタおよび命令カウンタの有効と々るビット
数を制御する第２のステップと、記述子レジスタの内容
と命令カウンタの有効ビットの内容を加算することによ
り命令語のアドレスを生成する第３のステップと、セグ
メント記述子レジスタの内容とアドレスレジスタの有効
ビットの内容と、命令語内のアドレスとを加算すること
により、データのアドレスを生成する第４のステップと
を含む。
発明の実施例
次に本発明の一実施例を図面を参照しながら、詳細に説
明する１、第１図を参照すると、本発明の一実施例が適
用されるデータ処理システムは、メモリ装置１．演算装
置２．入出力匍［押装置３および入出力数ｗ４，５およ
び６から構成されている。
明する１、第１図を参照すると、本発明の一実施例が適
用されるデータ処理システムは、メモリ装置１．演算装
置２．入出力匍［押装置３および入出力数ｗ４，５およ
び６から構成されている。
前記メモリ装置１けプログラムの実行に必要な命令語お
よびデータを格納する。
よびデータを格納する。
前記演算装置２け前記メモリ装置１から命令語およびデ
ータを読み出し、プログラムを実行する。
ータを読み出し、プログラムを実行する。
前記入出力制御装置３は前記メモリ装置１と入出力数９
’４ 、５ 、および６との間のデータ転送の制御を行
う。
’４ 、５ 、および６との間のデータ転送の制御を行
う。
第２図を参照すると、メモリ装置１内のセグメントと、
演算装置２内のセグメント記述子レジスタとの関係を示
している。命令語を含む命令セグメント２０け、セグメ
ント記述子語により規定され、そのセグメント記述子語
は命令セグメント記述子１ノジスク３０に保持される。
演算装置２内のセグメント記述子レジスタとの関係を示
している。命令語を含む命令セグメント２０け、セグメ
ント記述子語により規定され、そのセグメント記述子語
は命令セグメント記述子１ノジスク３０に保持される。
命令セグメント記述子レジスタ３０はバウンドフィール
ド３１と、フラグフィールド３２と、拡張アドレス指定
フラグ３３と、ベースフィールド３４とから々る、３６
ビツトの前記ベースフィールド３４の内容は、命令セグ
メント２０のペースアドレスをワード単位で指定する。
ド３１と、フラグフィールド３２と、拡張アドレス指定
フラグ３３と、ベースフィールド３４とから々る、３６
ビツトの前記ベースフィールド３４の内容は、命令セグ
メント２０のペースアドレスをワード単位で指定する。
、前記バウンドフィールド３１の内容は、命令セグメン
ト２０の大きさをワード単位で指定する。フラグフィー
ルド３２の内容は都令セグメント２０に対して、実行許
可や、書き込み許可等のセグメントの属性を与える。拡
張アドレス指定フラグ３３の内容は、メモリ装置１に対
するアドレスの生成方法を指定する。データを含むデー
クセグメン）２１の内容は、セグメント記述子語により
規定され、そのセグメント記述子語はデータセグメント
記述子レジスタ４０に保持される。
ト２０の大きさをワード単位で指定する。フラグフィー
ルド３２の内容は都令セグメント２０に対して、実行許
可や、書き込み許可等のセグメントの属性を与える。拡
張アドレス指定フラグ３３の内容は、メモリ装置１に対
するアドレスの生成方法を指定する。データを含むデー
クセグメン）２１の内容は、セグメント記述子語により
規定され、そのセグメント記述子語はデータセグメント
記述子レジスタ４０に保持される。
データセグメント記述子レジスタ４０は、バウンドフィ
ールド４１と、フラグフィールド４２と、拡張アドレス
指定フラグ４３と、ベースフィールド４４とからなる。
ールド４１と、フラグフィールド４２と、拡張アドレス
指定フラグ４３と、ベースフィールド４４とからなる。
３６ビツトのベースフィールド４４の内容は、データセ
グメント２１０ベースアドレスをワード単位で指定する
。バウンドフィールド４１の内容は、データセグメント
２１の大きさをワード単位で指定する。フラグフィール
ド４２の内容は、データセグメント２】に対して、読み
出し許可や、書キ込み許可等のセグメントの属性を与え
る。データセグメント記述子レジスタ４０内の拡張アド
レス指定フラグ４３は、童味を持たず、無視される。命
令セグメント記述子レジスタ３０およびデータセグメン
ト記述子レジスタ４０には命令により、メモリ装置１内
のセグメント記述子語がロードされる。
グメント２１０ベースアドレスをワード単位で指定する
。バウンドフィールド４１の内容は、データセグメント
２１の大きさをワード単位で指定する。フラグフィール
ド４２の内容は、データセグメント２】に対して、読み
出し許可や、書キ込み許可等のセグメントの属性を与え
る。データセグメント記述子レジスタ４０内の拡張アド
レス指定フラグ４３は、童味を持たず、無視される。命
令セグメント記述子レジスタ３０およびデータセグメン
ト記述子レジスタ４０には命令により、メモリ装置１内
のセグメント記述子語がロードされる。
第３図は、本発明で使用される命令語を保持する命令レ
ジスタの一例を示している。命令レジスタ５０は、アド
レスフィールド５１と命令コード５２と、データ記述子
レジスタ指定フラグ５３と、アドレスレジスタ指定フィ
ールド５４とから々る。
ジスタの一例を示している。命令レジスタ５０は、アド
レスフィールド５１と命令コード５２と、データ記述子
レジスタ指定フラグ５３と、アドレスレジスタ指定フィ
ールド５４とから々る。
１８ビツトのアドレスフィールド５１はメモリ装［１内
のデータのアドレスをワード却−位で指定する。命令コ
ード５２は命令の処理を指定する。データセグメント記
述子レジスタフラグ５３は、データをメモリ装置１から
読み出すとぎに、命令セグメント記述子レジスタ３０を
使用するかデータセグメント記述子レジスタ４０を使用
するか全指定スる。アドレスレジスタ指定フィールド５
４は、メモリ装置］内のデータのアドレス生成に使用さ
れる複数個のうちの１−（ｍのアドレスレジスタ６１を
指定する。
のデータのアドレスをワード却−位で指定する。命令コ
ード５２は命令の処理を指定する。データセグメント記
述子レジスタフラグ５３は、データをメモリ装置１から
読み出すとぎに、命令セグメント記述子レジスタ３０を
使用するかデータセグメント記述子レジスタ４０を使用
するか全指定スる。アドレスレジスタ指定フィールド５
４は、メモリ装置］内のデータのアドレス生成に使用さ
れる複数個のうちの１−（ｍのアドレスレジスタ６１を
指定する。
第４図を参照すると、命令語のアドレスを生成する場合
に使用される回路が示されている。加算器８０により、
実行すべき命令語のアドレスを指定する命令カウンタ６
０の内容と、都令セグメント記述子レジスタ３０内のベ
ースフィールド３４の内容が加算されて、命令語のアド
レスが生成される。この場合、命令カウンタ６ｏの有効
となるピット数は、命令セグメント記述子レジスタ３゜
内の拡張アドレス指定フラグ３３により制御される。
に使用される回路が示されている。加算器８０により、
実行すべき命令語のアドレスを指定する命令カウンタ６
０の内容と、都令セグメント記述子レジスタ３０内のベ
ースフィールド３４の内容が加算されて、命令語のアド
レスが生成される。この場合、命令カウンタ６ｏの有効
となるピット数は、命令セグメント記述子レジスタ３゜
内の拡張アドレス指定フラグ３３により制御される。
第５図を参照すると、データのアドレスを生成する場合
に使用される回路が示されている。まず加算器９０によ
り、命令レジスフ５ｏ内のアドレスフィールド５１アド
レスレジスク６１の内容とが加算される、この加り、結
果は、加算器１１０ Ｋより命令セグメント記述子レジ
スフ３ｏ内のベースフィールド３４の内容が、あるいは
、データセグメント症゛述子レジスタ４０内のベースフ
ィールド４４の内駒：と加おされて、テークのアドレス
が生成される。ベースフィールド３４か、あるいはベー
スフィールド４４のどちらを選択するかは、命令レジス
フ５０内のデータセグメント記述子レジスタフラグ５３
により制御される迎択回路１００により選択される。こ
の場合、アドレスレジスタ６１の有効と々るピッｌ数は
、命令セグメント記述子レジスタ３０内の拡張アドレス
指定フラグ３３により制御される。
に使用される回路が示されている。まず加算器９０によ
り、命令レジスフ５ｏ内のアドレスフィールド５１アド
レスレジスク６１の内容とが加算される、この加り、結
果は、加算器１１０ Ｋより命令セグメント記述子レジ
スフ３ｏ内のベースフィールド３４の内容が、あるいは
、データセグメント症゛述子レジスタ４０内のベースフ
ィールド４４の内駒：と加おされて、テークのアドレス
が生成される。ベースフィールド３４か、あるいはベー
スフィールド４４のどちらを選択するかは、命令レジス
フ５０内のデータセグメント記述子レジスタフラグ５３
により制御される迎択回路１００により選択される。こ
の場合、アドレスレジスタ６１の有効と々るピッｌ数は
、命令セグメント記述子レジスタ３０内の拡張アドレス
指定フラグ３３により制御される。
第１図、第２．第３図、第４図および第５図で示された
構成により、メモリ装置ｌのアドレスを生成する方法を
第６図、第７図、第８図、第９図。
構成により、メモリ装置ｌのアドレスを生成する方法を
第６図、第７図、第８図、第９図。
第１０図および第１１図を用いて以下に説明する。
第６図は、命令セグメント記述子レジスタ３０内の拡張
アドレス指定フラグ３３が、ｌｌ０Ｌ′の場合の命令語
のアドレス生成方法を示している。以後、命令セグメン
ト記述子レジスタ３０内の拡張アドレス指定フラグ３３
がＩｔｏｌの状態を非拡張アドレスモードと呼び、拡張
アドレス指定フラグ３３が１１１′の状態を拡張アドレ
スモードと呼ぶ。
アドレス指定フラグ３３が、ｌｌ０Ｌ′の場合の命令語
のアドレス生成方法を示している。以後、命令セグメン
ト記述子レジスタ３０内の拡張アドレス指定フラグ３３
がＩｔｏｌの状態を非拡張アドレスモードと呼び、拡張
アドレス指定フラグ３３が１１１′の状態を拡張アドレ
スモードと呼ぶ。
非拡張アドレスモードでは実行すべき命令語のアドレス
を指定する３６ビツトの命令カウンタ６０の下１８ビッ
ト（ピッ）１８−３５）のみが有効となり、命令カウン
タ６０の下１８ビットの内容と、命令セグメント記述子
レジスタ３０内の３６ビツトのベースフィールド３４の
内容が加算されて命令語のアドレスが生成される。
を指定する３６ビツトの命令カウンタ６０の下１８ビッ
ト（ピッ）１８−３５）のみが有効となり、命令カウン
タ６０の下１８ビットの内容と、命令セグメント記述子
レジスタ３０内の３６ビツトのベースフィールド３４の
内容が加算されて命令語のアドレスが生成される。
第７図を参照すると、非拡張アドレスモードでかつ命令
セグメントモードの場合のデータのアドレス生成方法が
示されている。データのアドレス方法は命令語５０内の
データセグメント記述子レジスタ指定フラグ５３の状態
に依存する（以後、命令レジスタ５０内のデータセグメ
ント記述子レジスタフラグ５３がＩｔｏｌの状態を命令
セグメントモードと呼び、データセグメント記述子フラ
グ５３が１１１１１の状態をデータセグメントモードと
呼ぶ）。この場合、データは命令セグメン）２０から読
み出される。非拡張アドレスモードでは命令レジスタ５
０内のアドレスレジスタ指定フィールド５４で指定され
る３６ビツトのアドレスレジスタ６１の下１８ビット（
ビット１８−３５）のみが有効と外る。その結果、非拡
張アドレスモードでかつ命令セグメントモードでは、命
令レジスタ５０内の１８ビツトのアドレスフィールド５
１の内容とアドレスレジスタ６１の下１８ビットの内容
と、命令セグメント記述子レジスタ３０内の３６ビツト
のベースフィールド３４の内容とが加算されてデータの
アドレスが生成される。
セグメントモードの場合のデータのアドレス生成方法が
示されている。データのアドレス方法は命令語５０内の
データセグメント記述子レジスタ指定フラグ５３の状態
に依存する（以後、命令レジスタ５０内のデータセグメ
ント記述子レジスタフラグ５３がＩｔｏｌの状態を命令
セグメントモードと呼び、データセグメント記述子フラ
グ５３が１１１１１の状態をデータセグメントモードと
呼ぶ）。この場合、データは命令セグメン）２０から読
み出される。非拡張アドレスモードでは命令レジスタ５
０内のアドレスレジスタ指定フィールド５４で指定され
る３６ビツトのアドレスレジスタ６１の下１８ビット（
ビット１８−３５）のみが有効と外る。その結果、非拡
張アドレスモードでかつ命令セグメントモードでは、命
令レジスタ５０内の１８ビツトのアドレスフィールド５
１の内容とアドレスレジスタ６１の下１８ビットの内容
と、命令セグメント記述子レジスタ３０内の３６ビツト
のベースフィールド３４の内容とが加算されてデータの
アドレスが生成される。
第８図を参照すると、非拡張アドレスモードで、かつデ
ータセグメントモードの場合のデータのアドレス生成方
法が示されている、この場合、命令実行のためのデータ
はデータセグメントから読み出される。命令レジスタ５
０内の１８ビツトのアドレスフィールド５１の内容と、
アドレスレジスタ６１の下１８ビットの内容と、データ
セグメント記述子レジスタ４０内の３６ビツトのベース
フィールド４４の内容とが加算されて、データのアドレ
スを指定する。
ータセグメントモードの場合のデータのアドレス生成方
法が示されている、この場合、命令実行のためのデータ
はデータセグメントから読み出される。命令レジスタ５
０内の１８ビツトのアドレスフィールド５１の内容と、
アドレスレジスタ６１の下１８ビットの内容と、データ
セグメント記述子レジスタ４０内の３６ビツトのベース
フィールド４４の内容とが加算されて、データのアドレ
スを指定する。
第９図を参照すると、拡張アドレスモードでの命令語の
アドレス生成方法が示されている。拡張アドレスモード
では、実行すべき命令語のアドレスを指定する３６ビツ
トの命令カウンタ６０の全ビットが有効とカリ、命令カ
ウンタ６０の３６ビツトの内容と、命令セグメント記述
子レジスタ３０内の３６ビツトのベースフィールド３４
の内容とが加算されて命令語のアドレスが生成される。
アドレス生成方法が示されている。拡張アドレスモード
では、実行すべき命令語のアドレスを指定する３６ビツ
トの命令カウンタ６０の全ビットが有効とカリ、命令カ
ウンタ６０の３６ビツトの内容と、命令セグメント記述
子レジスタ３０内の３６ビツトのベースフィールド３４
の内容とが加算されて命令語のアドレスが生成される。
第１０図を参照すると、拡張アドレスモードでかつ命令
セグメントモードの場合のデータのアドレス生成方法が
示されている。拡張アドレスモードでは、命令レジスタ
５０内のアドレスレジスタ指定フィールド５４で指定さ
れる３６ビツトのアドレスレジスタ６１の全ビットが有
効と力る。その結果、拡張アトシスモードでかつ命令セ
グメントモードでは、命令レジスタ５０内の１８ビツト
のアドレスフィールド５１の内容と、アドレスレジスタ
ロ１の３６ビツトの内容と、命令セグメント記述子レジ
スタ３０内の３６ビツトのペースフィールド３４の内容
とが加算されてデータのアドレスが生成される。
セグメントモードの場合のデータのアドレス生成方法が
示されている。拡張アドレスモードでは、命令レジスタ
５０内のアドレスレジスタ指定フィールド５４で指定さ
れる３６ビツトのアドレスレジスタ６１の全ビットが有
効と力る。その結果、拡張アトシスモードでかつ命令セ
グメントモードでは、命令レジスタ５０内の１８ビツト
のアドレスフィールド５１の内容と、アドレスレジスタ
ロ１の３６ビツトの内容と、命令セグメント記述子レジ
スタ３０内の３６ビツトのペースフィールド３４の内容
とが加算されてデータのアドレスが生成される。
第１１図を参照すると、拡張アドレスモードでかつデー
タセグメントモードの場合のデータのアドレス生成方法
が示されて（・る。この場合、命令レジスタ５０内の１
８ビツトのアドレスフィールド５１の内容と、アドレス
レジスタ６１の３６ビツトの内容と、命令セグメント記
述子レジスタ３０内の３６ビツトのペースフィールド３
４の内容とが加算されて、データのアドレスが生成され
る。
タセグメントモードの場合のデータのアドレス生成方法
が示されて（・る。この場合、命令レジスタ５０内の１
８ビツトのアドレスフィールド５１の内容と、アドレス
レジスタ６１の３６ビツトの内容と、命令セグメント記
述子レジスタ３０内の３６ビツトのペースフィールド３
４の内容とが加算されて、データのアドレスが生成され
る。
以上説明したように、第１図〜第１１図に示す一実施例
は、データ処理装置内のレジスタの制御により、２５６
にワード（２１８ビツト）までの命令アドレスおよびデ
ータアドレスが、または６４Ｇワード（２ビット）まで
の命令アドレスおよびデータアドレスを生成することが
できる。
は、データ処理装置内のレジスタの制御により、２５６
にワード（２１８ビツト）までの命令アドレスおよびデ
ータアドレスが、または６４Ｇワード（２ビット）まで
の命令アドレスおよびデータアドレスを生成することが
できる。
なお、本実施例では述べていな（・が、生成されたアド
レスを仮想アドレスとして考え、いわゆるページング処
理により実メモリアドレスに変換することが可能である
ことは明らかである。また、本実施例は、本発明の一例
にすぎず、本発明の適用が一実施例に示す特定の場合に
限定されるものでないことは明らかである。
レスを仮想アドレスとして考え、いわゆるページング処
理により実メモリアドレスに変換することが可能である
ことは明らかである。また、本実施例は、本発明の一例
にすぎず、本発明の適用が一実施例に示す特定の場合に
限定されるものでないことは明らかである。
発明の効果
本発明には、ソフトウェア命令により設定可能なレジス
タの制御で、メモリアドレスの生成方法を変更すること
により、動的にメモリアドレスの生成方法を変更できる
と（・う効果がある。
タの制御で、メモリアドレスの生成方法を変更すること
により、動的にメモリアドレスの生成方法を変更できる
と（・う効果がある。
第１図は、本発明の適用可能なデータ処理装置の一例を
示す図、第２図はセグメントと、セグメント記述子レジ
スタの関係を示す図、第３図は本発明で使用される命令
語の一例を示す図、第４図。 第５図は、本発明で使用される回路の一例を示すブロッ
ク図、第６図、第７図、第８図、第９図、第１０図およ
び第１１図は、本発明の一実施例を示す図である。 第１図から第１１図において、１・・・・・・メモリ装
置、２・・・・・・データ処理装置、３・・・・・・入
出力制御装置、４，５．ｆｉ・・・・・・入出力装置、
３０，４０，５０゜６０．６１・・・・・・レジスタ、
８０．９０１１１０・・・・・・加算器、１００・・・
・・・選択回路。 儒２図 ″ 第３図 姑４図 、ａ− テ゛°−タのメＬ９アＨジス 躬 ５ 図 第ろ図 ８″７図 第ｑ図 姑／θ図 第１１ 図 手続補正書（自発） しっ、け、２６ 昭和 年 月 日 １、事件の表示 昭和５８年 特許 願第２０３９９４
号２、発明の名称 データ処理システムにおけるメモリ
のアドレス生成を動的に変更する方法 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三Ｉ］
ビル５、補正の対象 （１）図面 （２）明細書の特許請求の範囲の榴 （３）明細書の発明の詳細な説明の欄 （４）明細書・の図面の簡単な説明の欄６、補正の内容 （１） Ｊ＞Ｊｉ書に最初に添付された第４図および第
５図を新たな図面に差し換えます。 （２）別紙のとおり （３）明細書の発明の詳細な説明の欄および（４）明細
書の図面の簡単な説明の欄を下記のように訂正し１す。 記 １、第８頁第１４行目の記載「ワード単位で」を削除し
ます。 ２、第９頁第１０行目の記載「ワード単位で」を削除し
ます。 ３、第１１頁第４行目の記載「る。」を「る選択回路１
２０により指定される。」と訂正します。 ４、第１２頁第１行目の記載「される。」を「される選
択回路１３０により指定される。」と訂正します。 ５、第１５頁第１８行目の記載「命令」を「データ」と
訂正します。 ６、同頁第１２行目の記載「３０」を「４０」と訂正し
ます。 ７、 同頁同行目の記載「３４」を「４４」と訂正しま
す。 ８、第１７頁第１３行目の記載ｒ １００−−一選択回
路」を７１００，１２０，１３０−ｍ−選択回路」と訂
正します。 代理人 弁理士 内 原 音 〔別 紙〕 特許請求の範囲 （１） メモリアドレスを有するメモリ内の命令語、お
よびデータを有するセグメントを規定するセグメント記
述子語を保持するセグメント記述子レジスタと、 メモリ内のデータのアドレスを指定するアドレスレジス
タと、 メモリ内の命令語のアドレスを指定する命令カウンタと
を備えたデータ処理システムにおけるメモリのアドレス
を生成する方法において、前記セグメント記述子語を前
記セグメント記述子レジスタに格納する第１のステップ
と、前記セグメント記述子レジスタ内の情報により前記
アドレスレジスタおよび前記命令カウンタの有効となる
ビット数を制御する第２のステップと、 前記セグメント記述子レジスタの内容に前記命令カウン
タの有効ビットの内容を加算した結果により、前記メモ
リ内の実行すべき前記命令語のアドレスを指定する第３
のステップと、前記セグメント記述子レジスタの内容と
、前記アドレスレジスタの有効ビットの内容と、前記命
令語内のアドレスとを加算した結果により、メモリ内の
データのアドレスを指定する第４のステップとを有する
ことを特徴とするデータ処理システムにおけるメモリの
アドレス生成を動的に変更する方法。 （２） メモリアドレスを有するメモリ内の命令語ある
ｔｑｔｔテータデーするセグメントを規定するセグメン
ト記述子語を保持する命令セグメント記述子レジスタと
、データを含むセグメントを規定するセグメント記述子
飴を保持するデータセグメント記述子レジスタと、メモ
リ内のデータのアドレスを指定するアドレスレジスタと
、メモリ内の命令語のアドレスを指定する命令カウンタ
とを備えたデータ処理システムのメモリ内の命令語およ
びデータのアドレスを生成する方法において、 命令語を有するセグメントを規定する前記セグメント記
述子語を前記命令セグメント記述子レジスタに格納する
第１のステップと、データを含むセグメントを規定する
前記セグメント記述子語を前記データセグメント記述子
レジスタに格納する第２のステップと、前記命令セグメ
ント記述子レジスタ内の情報により前記アドレスレジス
タおよび前記命令カウンタの有効となるビット数を制御
する第３のステップと、 前記命令セグメント記述子ルジスタの内容を、前記命令
カウンタの有効ビットの内容ｖｃ７１Ｉ］Ｈ−した結果
により、前記メモリ内の実行すべき前記命令語のアドレ
スを指定する第４のステップと、前記データセグメント
記述子レジスタの内容と、前記アドレスレジスタの有効
ビットの内容と、前記命令語内のアドレスとを加算した
結果により、メモリ内のデータのアドレスを指定する第
５のステップとを有することを特徴とするデータ処理シ
ステムにおけるメモリのアドレス生成を動的に変更する
方法。 命令語のメモリア）ルＸ 第４図 デゝダｙｙ丑リア１〜しズ 第２．５ 図
示す図、第２図はセグメントと、セグメント記述子レジ
スタの関係を示す図、第３図は本発明で使用される命令
語の一例を示す図、第４図。 第５図は、本発明で使用される回路の一例を示すブロッ
ク図、第６図、第７図、第８図、第９図、第１０図およ
び第１１図は、本発明の一実施例を示す図である。 第１図から第１１図において、１・・・・・・メモリ装
置、２・・・・・・データ処理装置、３・・・・・・入
出力制御装置、４，５．ｆｉ・・・・・・入出力装置、
３０，４０，５０゜６０．６１・・・・・・レジスタ、
８０．９０１１１０・・・・・・加算器、１００・・・
・・・選択回路。 儒２図 ″ 第３図 姑４図 、ａ− テ゛°−タのメＬ９アＨジス 躬 ５ 図 第ろ図 ８″７図 第ｑ図 姑／θ図 第１１ 図 手続補正書（自発） しっ、け、２６ 昭和 年 月 日 １、事件の表示 昭和５８年 特許 願第２０３９９４
号２、発明の名称 データ処理システムにおけるメモリ
のアドレス生成を動的に変更する方法 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三Ｉ］
ビル５、補正の対象 （１）図面 （２）明細書の特許請求の範囲の榴 （３）明細書の発明の詳細な説明の欄 （４）明細書・の図面の簡単な説明の欄６、補正の内容 （１） Ｊ＞Ｊｉ書に最初に添付された第４図および第
５図を新たな図面に差し換えます。 （２）別紙のとおり （３）明細書の発明の詳細な説明の欄および（４）明細
書の図面の簡単な説明の欄を下記のように訂正し１す。 記 １、第８頁第１４行目の記載「ワード単位で」を削除し
ます。 ２、第９頁第１０行目の記載「ワード単位で」を削除し
ます。 ３、第１１頁第４行目の記載「る。」を「る選択回路１
２０により指定される。」と訂正します。 ４、第１２頁第１行目の記載「される。」を「される選
択回路１３０により指定される。」と訂正します。 ５、第１５頁第１８行目の記載「命令」を「データ」と
訂正します。 ６、同頁第１２行目の記載「３０」を「４０」と訂正し
ます。 ７、 同頁同行目の記載「３４」を「４４」と訂正しま
す。 ８、第１７頁第１３行目の記載ｒ １００−−一選択回
路」を７１００，１２０，１３０−ｍ−選択回路」と訂
正します。 代理人 弁理士 内 原 音 〔別 紙〕 特許請求の範囲 （１） メモリアドレスを有するメモリ内の命令語、お
よびデータを有するセグメントを規定するセグメント記
述子語を保持するセグメント記述子レジスタと、 メモリ内のデータのアドレスを指定するアドレスレジス
タと、 メモリ内の命令語のアドレスを指定する命令カウンタと
を備えたデータ処理システムにおけるメモリのアドレス
を生成する方法において、前記セグメント記述子語を前
記セグメント記述子レジスタに格納する第１のステップ
と、前記セグメント記述子レジスタ内の情報により前記
アドレスレジスタおよび前記命令カウンタの有効となる
ビット数を制御する第２のステップと、 前記セグメント記述子レジスタの内容に前記命令カウン
タの有効ビットの内容を加算した結果により、前記メモ
リ内の実行すべき前記命令語のアドレスを指定する第３
のステップと、前記セグメント記述子レジスタの内容と
、前記アドレスレジスタの有効ビットの内容と、前記命
令語内のアドレスとを加算した結果により、メモリ内の
データのアドレスを指定する第４のステップとを有する
ことを特徴とするデータ処理システムにおけるメモリの
アドレス生成を動的に変更する方法。 （２） メモリアドレスを有するメモリ内の命令語ある
ｔｑｔｔテータデーするセグメントを規定するセグメン
ト記述子語を保持する命令セグメント記述子レジスタと
、データを含むセグメントを規定するセグメント記述子
飴を保持するデータセグメント記述子レジスタと、メモ
リ内のデータのアドレスを指定するアドレスレジスタと
、メモリ内の命令語のアドレスを指定する命令カウンタ
とを備えたデータ処理システムのメモリ内の命令語およ
びデータのアドレスを生成する方法において、 命令語を有するセグメントを規定する前記セグメント記
述子語を前記命令セグメント記述子レジスタに格納する
第１のステップと、データを含むセグメントを規定する
前記セグメント記述子語を前記データセグメント記述子
レジスタに格納する第２のステップと、前記命令セグメ
ント記述子レジスタ内の情報により前記アドレスレジス
タおよび前記命令カウンタの有効となるビット数を制御
する第３のステップと、 前記命令セグメント記述子ルジスタの内容を、前記命令
カウンタの有効ビットの内容ｖｃ７１Ｉ］Ｈ−した結果
により、前記メモリ内の実行すべき前記命令語のアドレ
スを指定する第４のステップと、前記データセグメント
記述子レジスタの内容と、前記アドレスレジスタの有効
ビットの内容と、前記命令語内のアドレスとを加算した
結果により、メモリ内のデータのアドレスを指定する第
５のステップとを有することを特徴とするデータ処理シ
ステムにおけるメモリのアドレス生成を動的に変更する
方法。 命令語のメモリア）ルＸ 第４図 デゝダｙｙ丑リア１〜しズ 第２．５ 図
Claims (2)
- （１） メモリアドレスを有するメモリ内の命令語、お
よびテークを有するセグメントを規定するセグメント記
述子詔乏保持するセグメント記述子レジスタと、 メモリ内のデータのアドレスを指定するアドレスレジス
タと、 メモリ内の命令語のアドレスを指定する命令カウンタと
を備えたデータ処理システムにおけるメモリのアドレス
を動的に変更する方法において、前記セグメント記述子
語を前記セグメント記述子レジスタに格納する第１のス
テップと、前記セグメント記述子レジスタ内の情報によ
り前記アト１／スレジスタおよび前記命令カウンタの有
効と々るビット数を制御する第２のステップと、前記セ
グメント記述子レジスタの内容に前記命令カウンタの有
効ビットの内容を加算した結果により、前記メモリ内の
実行すべき前記命令語のアドレスを指定する笛３のステ
ップと、 前記セグメント記述子レジスタの内容と、前記アドレス
レジスタの有効ビットの内容と、前記命令語内のアドレ
スとを加算した結果により、メモリ内のデータのアドレ
スを指定する第４のステップとを有することを％徴とす
るデータ処理システムにおけるメモリのアドレス生成を
動的に変更する方法。 - （２）メモリアドレスを有するメモリ内の命令語あるい
はデータを有するセグメントを規定するセグメント記述
子語を保持する命令セグメント記述子レジスタと、デー
タを含むセグメントを規定するセグメント記述子語を保
持するデータセグメント記述子レジスタと、メモリ内の
データのアドレスを指定するアドレスレジスタと、メモ
リ内の命令語のアドレスを指定・ｆる命令カウンタとを
備えたデ−夕処理システムのメモリ内の命令語およびデ
ータのアドレスを生成する方法にお（・て、命令語を有
するセグメントを規定する前記セグメント記述子語を前
記命令セグメント記述子レジスタに格納する第１のステ
ップと、 データを含むセグメントを規定する前記セグメント記述
子語を前記データセグメント記述子レジスタに格納する
第２のステップと、 前記命令セグメント記述子レジスタ内の情報により前記
アドレスレジスタおよび前記命令カウンタの有効となる
ピット数を制御する第３のステップと、 前記命令セグメント記述子レジスタの内容を、前記命令
カウンタの有効ビットの内容に加算した結果により、前
記メモリ内の実行すべき前記命令語のアドレスを指定す
る第４のステップと、前記データセグメント記述子レジ
スタの内容と、前記アドレスレジスタの有効ビットの内
容と、前記命令語内のアドレスとを加算した結果により
、メモリ内のデータのアドレスを指定する第５のステッ
プとを有することを特徴とするデータ処理システムにお
けるメそすのアドレス生成を動的に変更する方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203994A JPS60110056A (ja) | 1983-10-31 | 1983-10-31 | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 |
| US06/666,056 US4672538A (en) | 1983-10-31 | 1984-10-29 | Method of dynamically changing formation of addresses in memory of a data processing system |
| FR8416692A FR2554259B1 (fr) | 1983-10-31 | 1984-10-31 | Procede de changement dynamique de la formation d'adresses dans une memoire de systeme de l'information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203994A JPS60110056A (ja) | 1983-10-31 | 1983-10-31 | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110056A true JPS60110056A (ja) | 1985-06-15 |
| JPH0221616B2 JPH0221616B2 (ja) | 1990-05-15 |
Family
ID=16483011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203994A Granted JPS60110056A (ja) | 1983-10-31 | 1983-10-31 | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4672538A (ja) |
| JP (1) | JPS60110056A (ja) |
| FR (1) | FR2554259B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623353A (ja) * | 1985-06-28 | 1987-01-09 | Toshiba Corp | アドレス空間拡張装置 |
| JPS629440A (ja) * | 1985-07-08 | 1987-01-17 | Hitachi Ltd | デ−タ処理装置 |
Families Citing this family (8)
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| US5293593A (en) * | 1990-10-11 | 1994-03-08 | Hewlett-Packard Company | Method and apparatus for the mapping of physically non-contiguous memory fragments to be linearly addressable |
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Family Cites Families (7)
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| FR2230258A5 (ja) * | 1973-05-16 | 1974-12-13 | Honeywell Bull Soc Ind | |
| US4050060A (en) * | 1976-04-30 | 1977-09-20 | International Business Machines Corporation | Equate operand address space control system |
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-
1983
- 1983-10-31 JP JP58203994A patent/JPS60110056A/ja active Granted
-
1984
- 1984-10-29 US US06/666,056 patent/US4672538A/en not_active Expired - Lifetime
- 1984-10-31 FR FR8416692A patent/FR2554259B1/fr not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235948A (en) * | 1975-09-16 | 1977-03-18 | Hitachi Ltd | Information processing unit for imaginary memory system |
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| JPS623353A (ja) * | 1985-06-28 | 1987-01-09 | Toshiba Corp | アドレス空間拡張装置 |
| JPS629440A (ja) * | 1985-07-08 | 1987-01-17 | Hitachi Ltd | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2554259B1 (fr) | 1988-12-16 |
| JPH0221616B2 (ja) | 1990-05-15 |
| US4672538A (en) | 1987-06-09 |
| FR2554259A1 (fr) | 1985-05-03 |
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