JPS6017130B2 - アドレス制御装置 - Google Patents

アドレス制御装置

Info

Publication number
JPS6017130B2
JPS6017130B2 JP55076429A JP7642980A JPS6017130B2 JP S6017130 B2 JPS6017130 B2 JP S6017130B2 JP 55076429 A JP55076429 A JP 55076429A JP 7642980 A JP7642980 A JP 7642980A JP S6017130 B2 JPS6017130 B2 JP S6017130B2
Authority
JP
Japan
Prior art keywords
address
relocation
storage means
field
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55076429A
Other languages
English (en)
Other versions
JPS573284A (en
Inventor
成明 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP55076429A priority Critical patent/JPS6017130B2/ja
Priority to AU71285/81A priority patent/AU537667B2/en
Priority to CA000379111A priority patent/CA1182580A/en
Priority to EP81104367A priority patent/EP0044924B1/en
Priority to DE8181104367T priority patent/DE3176725D1/de
Publication of JPS573284A publication Critical patent/JPS573284A/ja
Priority to US06/682,956 priority patent/US4615006A/en
Publication of JPS6017130B2 publication Critical patent/JPS6017130B2/ja
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/342—Extension of operand address space

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Executing Machine-Instructions (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 本発明はデータ処理装置におけるアドレス制御装置に関
する。
活用できる有効な記憶領域が４・さし、データ処理装置
の記憶領域を増す従来のアドレツシソグ方法として次の
ようなものがある。
記憶領域がアドレス１６ビット、すなわち、６４Ｋバイ
トの記憶領域を有する装置をプログラムの互換性を保ち
ながら、６４Ｋバイト以上の記憶領域を得る方法として
、第１図に示すように、１６ビットの実効アドレスをリ
ロケーション・レジス外こ付られたリロケーション・レ
ジスタ番号と複数の区分（セグメント）からなる主記憶
装置のあるセグメント内の相対アドレスであるオフセッ
ト・アドレスとに分解して、該リロケーション・レジス
タ番号で指定されるリロケーション・レジスタの内容と
オフセット・アドレスとの和により２４ビットの実効ア
ドレスを得る方法がある。
この方法では、各セグメントの大きさは、オフセット・
アドレスの大きさに限定され、また、一度にアクセス可
能な範囲は、１６ビットの情報に限られるため６４Ｋバ
イトしか得られない。また、セグメントを意識してプロ
グラムの実行を行なうとき実効アドレス上に目的のリロ
ケーション・レジスタ番号が出るように考慮しなければ
ならないという煩わしさがある。本発明の目的はアドレ
ス能力が低いアーキテクチャにおいて、プログラムの互
換性を保ちアドレス能力を増すようにしたアドレス制御
装置を提供することにある。
本発明の他の目的は一度にアクセス可能な範囲を増すよ
うにしたアドレス制御装置を提供することにある。
本発明の第１の装置は、記憶領域が複数のセグメントに
区分けされた主記憶装置の実効アドレスを生成するため
に、第１フィールドおよびその内容がベースアドレスか
らの変位を示すディスプレースメントを表わす第２フィ
ールドを備えた命令を格納する命令格納手段、インデッ
クス情報格納手段、 前記主記憶装置のセグメントの複数のリロケーションア
ドレスを格納するりロケーションアドレス格納手段、前
記リロケーションァドレス格納手段を指定する番号を格
納する番号格納手段、および実効アドレス生成手段を有
するアドレス制御装置であって、前記第１フィールドの
内容で前記インデックス情報格納手段および前記番号格
納手段を指定し、さらに、前記指定された番号格納手段
より読出された番号によりリロケーションアドレス格納
手段を指定してインデックス情報およびリロケーション
アドレスを読出し、前記アドレス生成手段により前記デ
ィスプレースメントと前記インデックス情報を加算し、
さらに、前記加算結果にリロケーションアドレスを加算
して実効アドレスを生成することを特徴とする。
本発明の第２の装置は、記憶領域が複数のセグメントに
区分けされた主記憶装置の実効アドレスを生成するため
に、第１フィールド、第２フィールドおよびその内容が
２つのアドレス方式の一方を示す第３フィールドを備え
た命令を格納する命令格納手段、インデックス情報格納
手段、 前記主記憶装置のセグメントの複数のリロケーションァ
ドレスを格納するりロケーションアドレス格納手段、前
記リロケーションアドレス格納手段を指定する番号を格
納する番号格納手段、および実効アドレス生成手段を有
するアドレス制御装置であって、前記第３フィールドの
内容や第１のアドレス方式を示すときは、前記第２フィ
ールドの内容をベースアドレスからの変位を示すディス
プレースメントとし、また、前記第１フィールドの内容
で前記インデックス情報格納手段および前記番号格納手
段を指定し、さらに、前記指定された番号格納手段より
読出された番号によりリロケーションアドレス格納手段
を指定してインデックス情報およびリロケーションアド
レスを読出し、前記アドレス生成手段により前記ディス
プレースメントと前記インデックス情報を加算し、さら
に、前記加算結果にリロケーションアドレスを加算して
実効アドレスを生成し、前記第３フィールドの内容が第
２アドレス方式を示すときは、前記第１、第２フィール
ドを併せてディスプレースメントアドレスとし、また、
前記第３フィールドの内容が第２アドレス方式を示すと
きに指定される前記番号格納手段より読出された番号に
より前記リロケーションアドレス格納手段よりリロケー
ションアドレスを論出し、前記実効アドレス生成手段に
より前記ディスプレースメントアドレスとＩＪロケーシ
ョンアドレスとを加算して実効アドレスを生成すること
を特徴とする。
次に本発明について図面を参照して詳細に説明する。
本発明に用いる命令は、命令コード部、アドレス部およ
びアドレス指定ビットＩＦＸから構成され、前記アドレ
ス部が複数備えられているときは、前記アドレッシング
指定ビットＩＸＦもそれに対応して複数設けられている
。
該アドレッシング指定ビットＩＸＦが論理“０”のとき
は、直接アドレスを指定し、該ビットＩＸＦが論理“１
”のときはインデックス修飾をしてアドレスを指定する
。したがって、本発明に用いられるアドレス指定方式は
インデックス修飾によるアドレス指定方式と直接アドレ
ス指定方式とがある。第２図を参照すると、該インデッ
クス修飾アドレス指定方式における前記命令のアドレス
部は、インデックス番号ＩＸＦとディスプレースメント
Ｄとを有する。
該インデックス番号ＩＸＮはリロケーション番号レジス
タ９とインデックス・レジスタ１０との両方のアドレス
を指定する。指定されたインデックス・レジス夕１０か
らはオフセット・アドレスの１６ビットからなるベース
・アドレスが読み出され、１２ビットからなる前記ディ
スプレースメントＤと加算され１６ビットのオフセット
・アドレスが得られる。一方、前記インデックス番号Ｉ
ＸＭこよりリロケーション番号レジスタ９のアドレスが
指定され、リロケーション番号が読み出される。このリ
ロケーション番号のリロケーション・レジスタ１３のア
ドレス指定に応答して読み出されたアドレスと前記オフ
セット・アドレスとが加算され実効アドレスが得られる
。第３図を参照すると、前記直接アドレス指定方式にお
ける前記命令のアドレス部はオフセット・アドレスを備
えている。
アドレツシング指定ビットＩＸＦが論理“０”を示すと
きは、自動的にリロケーション番号レジスタＲＮＲの先
頭番号が指定され、プログラムにより書き換え可能な定
数値が読み出される。この定数値によりリロケーション
・レジスタＲＬＲのアドレス指定に応答して読み出され
たアドレスと前記オフセット・アドレスとが加算され実
行アドレスが指定される。第４図に示す本発明の一実施
例は、リロケーション・テイフアィン・テーブル１１を
記憶する主記憶１、この主記憶１からの議出しデータを
格納する論出しレジスタ２、前記主記憶１に書込むデー
タを格納する書込みレジスタ８、プログラム・カウンタ
４、Ａレジスタ５、Ｂレジスタ６、命令レジスタ７、イ
ンデックス・アドレス・レジスタ８、このアドレス・レ
ジスタ８からのアドレスで指定されるリロケーション番
号レジスタ９、前記アドレス・レジスタ８からのアドレ
スで指定されるインデックス・レジスタ１０、演算器１
２、前記リロケーション番号レジスタ９からのＩＪ。
ケーション番号で指定されるリロケーション・レジスタ
１３、メモリ・データ・バス１４、メモリ・アドレス・
バス１５、Ｃバス１６、Ａバス１７およびＢバス１８か
ら構成されている。インデックス・レジスタ１０は、１
６ビットで形成され、１針固のインデックスＩＸＲｏ〜
ＩＸＲ，５が格納されている。リロケーション・レジス
ター３は２４ビットで形成され、４個のＩＪロケーショ
ン情報ＲＬＲｏ〜ＲＬＲ３が格納されている。リロケー
ション番号レジスタ９はそれぞれユニットで形成され、
前記リロケーション情報ＲＬＲｏ〜ＲＬＲ３の番号を示
す１句固のＩＪロケーション番号ＲＮＲｏ〜ＲＮＲ，５
が格納されている。次に、本発明の動作を詳細に説明す
る。メモリ・アドレス・バス１５を介して与えられたプ
ログラム・カウンタ４の指定に応答して主記憶１から命
令が読出される。
読出された命令は、メモリ・データ・バス１４を介して
読出しレジスタ２にセットされ、さらに命令レジスタＴ
にセットされる。該命令レジスタに格納された命令のア
ドレス部１に対するアドレッシング指定ビットＩＸＦＩ
の状態が調べられる。該アドレッシング指定ビットＩＸ
Ｆが論理“０”のときのアドレス部１からオフセット・
アドレスがＢバス１８を介して加算器１２に送られる。
ＩＸＡレジスタ８は論理“００００’’にクリアされ、
定数値ＲＮＲＯがリロケーション番号レジスタ９から読
み出され、該常数値ＲＮＲＯに応答してリロケーション
情報ＲＬＲがリロケーション・レジスタ１３から謙出さ
れ、Ａバス１７を介して加算器１２に送られる。加算器
１２ではリロケーション情報とオフセット・アドレスと
の加算が行なわれ、その加算結果がＣバス１６を介して
Ａレジスタ５にセットされる。前記アドレッシング指定
ビットＩＸＦＩが論理“１”のときは、アドレス部１の
インデックス番号フィールドの内容がインデックス・ア
ドレス・レジスタ８に格納され、インデックス・レジス
タ１０の指定されたアドレスからインデックス情報ＩＸ
Ｒが読出されＡバス１７を介して加算器１２に送られる
。
前記アドレス部１のディスプレースメント・アドレスは
、Ｂバス１８を介して加算器１２に送られこれらの和が
一度Ａレジスタ５に格納される。つぎに、インデックス
・アドレス・レジスタ８のアドレスの指定に応答してリ
ロケーション番号ＲＮＲが謙出され、該リロケーション
番号の指定に応答してリロケーション情報が読出され、
Ａバス１７を介して加算器１３に送られＡレジスタ５に
格納されていたオフセット・アドレスがメモリ・アドレ
ス・バス１５およびＢバス１８を介して加算器１２に送
られる。これらの和が実効アドレスとなり、Ｃバス１６
を介してＡレジスタ５に格納される。同様にしてアドレ
ツシング指定ビットＩＸＦ２の状態に応じてアドレス部
２の内容に基づいて実効アドレスがＢレジスタ６に生成
される。一方、主記憶１内には、１バイト当り、１個の
りｏケーション番号が収容できるように１６ゞイトから
成るリロケーション・デイフアイン・テーブル１１が備
えられている。
該テーブル１１を指定するアドレスは、上述のアドレス
生成機構により、Ａレジスタ５にセットされている。イ
ンデックス・アドレス・レジスタ８は論理“００００’
’にクリアしておく。まず、リロケーション・デイフア
イン・テーフル１１のリロケーション番号をリロケーシ
ョン番号レジスタ９に格納する場合はリロケーション・
ディフアィン・テーブルからリロケーション番号を１バ
イト毎講出してメモリ・データ・バス１４、読出しレジ
スタ２、Ｂバス１８、加算器１２およびＣバス１６を介
してインデックス・アドレス・レジスタ８のアドレスが
示すリロケーション番号レジス外こセットされる。
リロケーション番号を１個セットする毎にＡレジスタ５
およびインデックス・アドレス・レジスタ８の内容を更
新する。次に、リロケーション番号レジスタ９のリロケ
ーション番号をリロケーション・ディフアィソ・テーブ
ル１１に一括ストアする場合は、インデックス・アドレ
ス・レジスタ８のアドレスが指定するりロケーション番
号レジスタ９かちりロケーション番号が読出され、Ｂバ
ス１８、加算器１２およびＣバス１６を介して、書込レ
ジスタ３に格納され、主記憶１に書込まれる。リロケー
ション番号レジスタ９の番号をリロケーション・ディフ
アィソ・テーブル１１に１個記憶する裏に、Ａレジスタ
５およびインデックス・アドレス・レジスタ１１の内容
が更新される。本発明には、アドレス能力が低いアーキ
テクチャにおいてプログラム４の互換性を保ち活用でき
る有効な記憶領域を増加させ一度にアクセス可能な範囲
を増加させることができるという効果がある。
本発明では第５図に示すように、主記憶１内にリロケー
ション番号レジスタ９群のイメージをリロケーション・
デイフアイン・テーブル１１として用意し、該テーブル
１１の内容を一括してリロケーション番号レジスタ９群
に格納する手段と、議しジスタ群の内容を一括して該テ
ーブル１１にストアする手段を設けることにより割込発
生による議しジスタ９群の退避と復旧を容易にし、また
、該レジスタ９群の管理を容易にしたアドレス制御がで
きる。
また、本発明には、次のような効果がある。
例えば、タスクを制御するタスク制御ブロック、ファイ
ルを制御するファイル制御ブロックのような複数タイプ
の制御ブロックをタイプ毎に異なるインデックス・レジ
スタにて示して集中管理するプログラムの場合、一度に
動作するタスクの数、一度にオープンされるファイルの
数によりこれらの制御ブロックを収容する主記憶上の容
量が異なる。容量が少なくてよい場合は、第６図ａのよ
うに各制御ブロックを示すインデックス・レジスタ１０
に対応する議しジスタ９の内容は同じセグメントを示し
１セグメントでは、不足の場合には第６図ｂのように各
レジスタ９の内容を異なるセグメントを示すように、該
レジスタ９群の内容を変えるだけでプログラムのロジッ
クを変える必要がないという効果がある。
【図面の簡単な説明】
第１図は従来のアドレス制御装置での実効アドレス生成
の手順を示す図、第２図および第３図はアドレス生成の
手順を示す図、第４図は本発明の一実施例を示す図およ
び第５図および第６図は本発明の効果を説明するための
図である。 第１図から第６図において、１・・・・・・主記憶、２
・・・・・・読出しレジスタ、３・・・・・・書込みレ
ジスタ、４……プログラムカウンタ、５……Ａレジスタ
、６・・・・・・Ｂレジスタ、７・・・・・・命令レジ
スタ、８・・・・・・インデックス・アドレス・レジス
タ、９……リロケーション番号レジスタ、１０・・・・
・・インデックス・レジスタ、１１……リロケーシヨン
・デイフアイン・テーフル、１２・・・・・・加算器、
１３・・・・・・リロケーシヨン・レジスタ、１４……
メモリデータバス、１５……メモリ・アドレス・バス、
１６……Ｃバス、１７．．．．．．Ａバス、１８．．．
．．．Ｂバス。 弟丁図第２図 第３図 弟５図 幕４図 第る図

Claims (1)

  1. 【特許請求の範囲】 １ 記憶領域が複数のセグメントに区分けされた主記憶
    装置の実効アドレスを生成するために、第１フイールド
    およびその内容がベースアドレスからの変位を示すデイ
    スプレースメントを表わす第２フイールドを備えた命令
    を格納する命令格納手段、インデツクス情報格納手段、 前記主記憶装置のセグメントの複数のリロケーシヨンア
    ドレスを格納するリロケーシヨンアドレス格納手段、前
    記リロケーシヨンアドレス格納手段を指定する番号を格
    納する番号格納手段、および実効アドレス生成手段を有
    するアドレス制御装置であつて、前記第１フイールドの
    内容で前記インデツクス情報格納手段および前記番号格
    納手段を指定し、さらに、前記指定された番号格納手段
    より読出された番号によりリロケーシヨンアドレス格納
    手段を指定してインデツクス情報およびリロケーシヨン
    アドレスを読出し、前記アドレス生成手段により前記デ
    イスプレースメントと前記インデツクス情報を加算し、
    さらに、前記加算結果にリロケーシヨンアドレスを加算
    して実効アドレスを生成することを特徴とするアドレス
    制御装置。 ２ 記憶領域が複数のセグメントに中分けされた主記憶
    装置の実効アドレスを生成するために、第１フイールド
    、第２フイールドおよびその内容が２つのアドレス方式
    の一方を示す第３フイールドを備えた命令を格納する命
    令格納手段、インデツクス情報格納手段、前記主記憶装
    置のセグメントの複数のリロケーシヨンアドレスを格納
    するリロケーシヨンアドレス格納手段、前記リロケーシ
    ヨンアドレス格納手段を指定する番号を格納する番号格
    納手段および実効アドレス生成手段を有するアドレス制
    御装置であつて、前記第３フイールドの内容が第１のア
    ドレス方式を示すときは、前記第２フイールドの内容を
    ベースアドレスからの変位を示すデイスプレースメント
    とし、また、前記第１フイールドの内容で前記インデツ
    クス情報格納手段および前記番号格納手段を指定し、さ
    らに、前記指定された番号格納手段より読出された番号
    によりリロケーシヨンアドレス格納手段を指定してイン
    デツクス情報およびリロケーシヨンアドレスを読出し、
    前記アドレス生成手段により前記デイスプレースメント
    と前記インデツクス情報を加算し、さらに、前記加算結
    果にリロケーシヨンアドレスを加算して実効アドレスを
    生成し、前記第３フイールドの内容が第２のアドレス方
    式を示すときは、前記第１、第２フイールドを併せてデ
    イスプレースメントアドレスとし、また、前記第３フイ
    ールドの内容が第２アドレス方式を示すときに指定され
    る前記番号格納手段より読出された番号により前記リロ
    ケーシヨンアドレス格納手段よりリロケーシヨンアドレ
    スを読出し、前記実効アドレス生成手段により前記デイ
    スプレースメントアドレスとリロケーシヨンアドレスと
    を加算して実効アドレスを生成することを特徴とするア
    ドレス制御装置。
JP55076429A 1980-06-06 1980-06-06 アドレス制御装置 Expired JPS6017130B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP55076429A JPS6017130B2 (ja) 1980-06-06 1980-06-06 アドレス制御装置
AU71285/81A AU537667B2 (en) 1980-06-06 1981-06-03 Physical address developing unit
CA000379111A CA1182580A (en) 1980-06-06 1981-06-05 Physical address developing unit
EP81104367A EP0044924B1 (en) 1980-06-06 1981-06-05 Physical address developing unit and method
DE8181104367T DE3176725D1 (en) 1980-06-06 1981-06-05 Physical address developing unit and method
US06/682,956 US4615006A (en) 1980-06-06 1984-12-18 Physical address developing unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55076429A JPS6017130B2 (ja) 1980-06-06 1980-06-06 アドレス制御装置

Publications (2)

Publication Number Publication Date
JPS573284A JPS573284A (en) 1982-01-08
JPS6017130B2 true JPS6017130B2 (ja) 1985-05-01

Family

ID=13604914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55076429A Expired JPS6017130B2 (ja) 1980-06-06 1980-06-06 アドレス制御装置

Country Status (6)

Country Link
US (1) US4615006A (ja)
EP (1) EP0044924B1 (ja)
JP (1) JPS6017130B2 (ja)
AU (1) AU537667B2 (ja)
CA (1) CA1182580A (ja)
DE (1) DE3176725D1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5734251A (en) * 1980-08-07 1982-02-24 Toshiba Corp Address conversion and generating system
US4432053A (en) * 1981-06-29 1984-02-14 Burroughs Corporation Address generating apparatus and method
JPS58500731A (ja) * 1981-07-13 1983-05-06 バロ−ス・コ−ポレ−ション 拡張アドレス発生装置および方法
JPS60110056A (ja) * 1983-10-31 1985-06-15 Nec Corp デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法
US4763250A (en) * 1985-04-01 1988-08-09 Motorola, Inc. Paged memory management unit having variable number of translation table levels
US4972338A (en) * 1985-06-13 1990-11-20 Intel Corporation Memory management for microprocessor system
JPH087680B2 (ja) * 1985-09-19 1996-01-29 日本電気株式会社 命令カウンタのロード装置
CA1280829C (en) * 1985-11-13 1991-02-26 Toshio Matsumoto Main storage access control system for virtual computing function system
JP2545789B2 (ja) * 1986-04-14 1996-10-23 株式会社日立製作所 情報処理装置
US4926322A (en) * 1987-08-03 1990-05-15 Compag Computer Corporation Software emulation of bank-switched memory using a virtual DOS monitor and paged memory management
US4965720A (en) * 1988-07-18 1990-10-23 International Business Machines Corporation Directed address generation for virtual-address data processors
US5603000A (en) * 1989-05-15 1997-02-11 Dallas Semiconductor Corporation Integrated circuit memory with verification unit which resets an address translation register upon failure to define one-to-one correspondences between addresses and memory cells
US5218704A (en) 1989-10-30 1993-06-08 Texas Instruments Real-time power conservation for portable computers
US6158012A (en) * 1989-10-30 2000-12-05 Texas Instruments Incorporated Real-time power conservation and thermal management for computers
GB2251102B (en) * 1990-12-21 1995-03-15 Sun Microsystems Inc Translation lookaside buffer
JP3181307B2 (ja) * 1991-04-25 2001-07-03 株式会社東芝 命令処理装置
JPH08202624A (ja) * 1995-01-27 1996-08-09 Kofu Nippon Denki Kk アドレス変換制御回路
US5903918A (en) * 1995-08-23 1999-05-11 Sun Microsystems, Inc. Program counter age bits
US5855583A (en) * 1996-02-20 1999-01-05 Computer Motion, Inc. Method and apparatus for performing minimally invasive cardiac procedures
US5829031A (en) * 1996-02-23 1998-10-27 Advanced Micro Devices, Inc. Microprocessor configured to detect a group of instructions and to perform a specific function upon detection
US5857080A (en) * 1996-09-10 1999-01-05 Lsi Logic Corporation Apparatus and method for address translation in bus bridge devices
RU2164037C2 (ru) * 1998-01-20 2001-03-10 Гуркин Илья Сергеевич Способ формирования адреса
DE10131124A1 (de) * 2001-06-28 2003-01-23 Infineon Technologies Ag Konfigurierbare Adressierungsvorrichtung
WO2008014817A1 (en) * 2006-08-01 2008-02-07 Freescale Semiconductor, Inc. Memory management unit and method of accessing an address
TWI427476B (zh) * 2009-02-24 2014-02-21 Silicon Motion Inc 快閃記憶體的存取方法及快閃記憶體裝置
CN114237710A (zh) * 2021-11-30 2022-03-25 龙芯中科技术股份有限公司 一种地址生成方法、处理器及设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6806735A (ja) * 1968-05-11 1969-11-13
FR2230258A5 (ja) * 1973-05-16 1974-12-13 Honeywell Bull Soc Ind
FR122199A (ja) * 1973-12-17
GB2008821B (en) * 1977-11-04 1982-01-13 Sperry Rand Corp Digital computers

Also Published As

Publication number Publication date
JPS573284A (en) 1982-01-08
EP0044924B1 (en) 1988-04-27
CA1182580A (en) 1985-02-12
US4615006A (en) 1986-09-30
DE3176725D1 (en) 1988-06-01
EP0044924A2 (en) 1982-02-03
AU7128581A (en) 1981-12-10
AU537667B2 (en) 1984-07-05
EP0044924A3 (en) 1983-09-07

Similar Documents

Publication Publication Date Title
JPS6017130B2 (ja) アドレス制御装置
US4992936A (en) Address translation method and apparatus therefor
US5617554A (en) Physical address size selection and page size selection in an address translator
US5829053A (en) Block storage memory management system and method utilizing independent partition managers and device drivers
US5040110A (en) Write once read many optical disc storage system having directory for storing virtual address and corresponding up-to-date sector address
US5687343A (en) Product for global updating modified data object represented in concatenated multiple virtual space by segment mapping
US5481688A (en) Information processing system having an address translation table loaded with main/expanded memory presence bits
JP4034331B2 (ja) ディスク記憶装置への流れデータの記憶方法
JPH0519177B2 (ja)
JP2734391B2 (ja) 不揮発性メモリのファイル管理装置
JPS58102381A (ja) バツフアメモリ
JPH0364890B2 (ja)
JP2008152802A (ja) ディスクにファイルデータを記憶する方法
US7058785B1 (en) Addressing objects in a large persistent storage address space
US5860079A (en) Arrangement and method for efficient calculation of memory addresses in a block storage memory system
JP2000227874A (ja) コンピュ―タ・システムにおいてディレクトリ構造を含むメイン・メモリの内容にアドレスするための方法および装置
JPH0414385B2 (ja)
US6212533B1 (en) Hyper-media document management system having navigation mechanism
JPS6122817B2 (ja)
JPH0221616B2 (ja)
JP2001110169A (ja) データ管理方法
WO2000070454A1 (fr) Procede pour faciliter le partage de donnees entre des programmes d'application et des acces a des appareils peripheriques a programmes d'application au moyen d'adresses partagees
US3454934A (en) Address development apparatus for a data processing system
JPS6035694B2 (ja) 主記憶保護方式
JP2659979B2 (ja) コンピュータシステム