JPH08202624A - アドレス変換制御回路 - Google Patents
アドレス変換制御回路Info
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- JPH08202624A JPH08202624A JP7011367A JP1136795A JPH08202624A JP H08202624 A JPH08202624 A JP H08202624A JP 7011367 A JP7011367 A JP 7011367A JP 1136795 A JP1136795 A JP 1136795A JP H08202624 A JPH08202624 A JP H08202624A
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- JP
- Japan
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- address
- value
- register
- adder
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】既存のアドレス加算器の入力部分に選択回路を
設けることにより、アドレス変換専用の加算器を使用せ
ずにアドレス変換処理を行うことを可能にし、ハードウ
ェア量の削減を図る。 【構成】比較器１３によるヒット，ミスヒットの検出に
対応して、選択回路３は、ベースアドレス１０３アドレ
ス変換テーブル内アドレス１１３を、選択回路４はイン
デックスアドレス１０４、アドレス変換テーブルアドレ
ス１１４を選択回路５はディスプレースメントアドレス
１０２，オール“０”値をそれぞれ選択して、アドレス
加算器６出力する。アドレス加算器は、これら３入力を
加算し、ヒットのときは論理アドレスレジスタ７、ミス
ヒットのときは物理アドレスレジスタ８にそれぞれ入力
する。物理アドレスレジスタは、このアドレス加算結果
を受け取り、本アドレスにてメモリデータを読み出す。
設けることにより、アドレス変換専用の加算器を使用せ
ずにアドレス変換処理を行うことを可能にし、ハードウ
ェア量の削減を図る。 【構成】比較器１３によるヒット，ミスヒットの検出に
対応して、選択回路３は、ベースアドレス１０３アドレ
ス変換テーブル内アドレス１１３を、選択回路４はイン
デックスアドレス１０４、アドレス変換テーブルアドレ
ス１１４を選択回路５はディスプレースメントアドレス
１０２，オール“０”値をそれぞれ選択して、アドレス
加算器６出力する。アドレス加算器は、これら３入力を
加算し、ヒットのときは論理アドレスレジスタ７、ミス
ヒットのときは物理アドレスレジスタ８にそれぞれ入力
する。物理アドレスレジスタは、このアドレス加算結果
を受け取り、本アドレスにてメモリデータを読み出す。
Description
【０００１】
【産業上の利用分野】本発明はアドレス変換制御回路、
特にセグメントをさらにページに分割し、１データアク
セスに対し、最大３回の主記憶アクセスによってアドレ
ス変換を行うセグメンテーション＋ページング方式を採
用したアドレス変換制御回路に関する。
特にセグメントをさらにページに分割し、１データアク
セスに対し、最大３回の主記憶アクセスによってアドレ
ス変換を行うセグメンテーション＋ページング方式を採
用したアドレス変換制御回路に関する。
【０００２】
【従来の技術】セグメンテービョン＋ページング方式
は、セグメンテーションによる論理アドレスから物理ア
ドレスへのアドレス変換の欠点を改良する方式として知
られており（例えばコロナ社発行、電子情報通信学会
編、飯塚肇箸：電子計算機２初版ｐ．９６−９７）、そ
の概要は図２に示すとおりである。
は、セグメンテーションによる論理アドレスから物理ア
ドレスへのアドレス変換の欠点を改良する方式として知
られており（例えばコロナ社発行、電子情報通信学会
編、飯塚肇箸：電子計算機２初版ｐ．９６−９７）、そ
の概要は図２に示すとおりである。
【０００３】図３は、このようなセグメンテーション＋
ページング方式を採用した従来のアドレス変換制御回路
を示す。図３を参照すると、命令後レジスタ２１は、ベ
ースレジスタ及びインデックスレジスタ番号２０１とデ
ィスプレースメントアドレス２０２を出力し、ベースレ
ジスタ及びインデックスレジスタ群２２は、ベースレジ
スタ及びインデックスレジスタ番号２０１により指定さ
れたレジスタ番号内のベースアドレス２０３とインデッ
クスアドレス２０４を出力する。
ページング方式を採用した従来のアドレス変換制御回路
を示す。図３を参照すると、命令後レジスタ２１は、ベ
ースレジスタ及びインデックスレジスタ番号２０１とデ
ィスプレースメントアドレス２０２を出力し、ベースレ
ジスタ及びインデックスレジスタ群２２は、ベースレジ
スタ及びインデックスレジスタ番号２０１により指定さ
れたレジスタ番号内のベースアドレス２０３とインデッ
クスアドレス２０４を出力する。
【０００４】アドレス加算器２３は、ベースアドレス２
０３とインデックスアドレス２０４とディスプレースメ
ントアドレス２０２とを加算し、論理アドレス加算結果
２０５を出力し、論理アドレスレジスタ２４に保持す
る。
０３とインデックスアドレス２０４とディスプレースメ
ントアドレス２０２とを加算し、論理アドレス加算結果
２０５を出力し、論理アドレスレジスタ２４に保持す
る。
【０００５】データ整列回路２５は、論理アドレスレジ
スタ２４の出力である論理アドレス２０６より、アドレ
ス変換テーブル内アドレス２０７を生成する。このアド
レス変換テーブル内アドレス２０７の生成は、具体的に
は、主記憶の３回のアクセスに対応して、論理アドレス
のうちからセグメントテーブル内アドレス，ページテー
ブル内アドレス，ページ内アドレスを取り出し、それぞ
れについて、ワードアドレスを整数（１ワード当りのバ
イト数）倍してバイトアドレスとすることを意味する。
スタ２４の出力である論理アドレス２０６より、アドレ
ス変換テーブル内アドレス２０７を生成する。このアド
レス変換テーブル内アドレス２０７の生成は、具体的に
は、主記憶の３回のアクセスに対応して、論理アドレス
のうちからセグメントテーブル内アドレス，ページテー
ブル内アドレス，ページ内アドレスを取り出し、それぞ
れについて、ワードアドレスを整数（１ワード当りのバ
イト数）倍してバイトアドレスとすることを意味する。
【０００６】アドレス変換用加算器２６は、アドレス変
換テーブル内アドレス２０７とアドレス変換テーブルア
ドレス２１２を加算し、物理アドレス加算結末２０８を
出力し、物理アドレスレジスタ２７に保持する。
換テーブル内アドレス２０７とアドレス変換テーブルア
ドレス２１２を加算し、物理アドレス加算結末２０８を
出力し、物理アドレスレジスタ２７に保持する。
【０００７】一方、アドレス変換テーブルバッファ２８
には、当該ジョブがＣＰＵに設定された時点では、セグ
メントテーブルを指定するためのデータが入力するが、
アドレス変換の過程では、物理アドレス２０９にてメモ
リ内のアドレス変換テーブルからより読み出したメモリ
データ２１０を保持することになる。データ整列回路２
９は、アドレス変換テーブルバッファ２８より読み出し
たバッファデータ２１１よりアドレス２１２を生成し、
アドレス変換用加算器２６における前述の加算に供す
る。
には、当該ジョブがＣＰＵに設定された時点では、セグ
メントテーブルを指定するためのデータが入力するが、
アドレス変換の過程では、物理アドレス２０９にてメモ
リ内のアドレス変換テーブルからより読み出したメモリ
データ２１０を保持することになる。データ整列回路２
９は、アドレス変換テーブルバッファ２８より読み出し
たバッファデータ２１１よりアドレス２１２を生成し、
アドレス変換用加算器２６における前述の加算に供す
る。
【０００８】次に、このように構成された本例の動作に
ついて、アドレス変換の一般的な概念を示す図２を参照
しながら説明する。
ついて、アドレス変換の一般的な概念を示す図２を参照
しながら説明する。
【０００９】まず、論理アドレス生成時の動作について
説明する。
説明する。
【００１０】命令語ｘが命令語レジスタ２１にセットさ
れると、命令コードにより命令語を解読する。命令語ｘ
がメモリアクセスを行う命令であるときは、命令語レジ
スタ２１は、命令語よりベースレジスタ及びインデック
スレジスタ番号２０１と、ディスプレースメントアドレ
ス２０２（値：ａ２）を保持する。そして、ベースレジ
スタ及びインデックスレジスタ番号２０１より、ベース
レジスタ及びインデックスレジスタ群２２を索引し、ベ
ースアドレス２０３（値：ａ０）とインデックスアドレ
ス２０４（値：ａ１）を出力する。
れると、命令コードにより命令語を解読する。命令語ｘ
がメモリアクセスを行う命令であるときは、命令語レジ
スタ２１は、命令語よりベースレジスタ及びインデック
スレジスタ番号２０１と、ディスプレースメントアドレ
ス２０２（値：ａ２）を保持する。そして、ベースレジ
スタ及びインデックスレジスタ番号２０１より、ベース
レジスタ及びインデックスレジスタ群２２を索引し、ベ
ースアドレス２０３（値：ａ０）とインデックスアドレ
ス２０４（値：ａ１）を出力する。
【００１１】アドレス加算器２３は、ベースアドレス２
０３（値：ａ０）、インデックスアドレス２０４（値：
ａ１）、及びディスプレースメントアドレス２０２
（値：ａ２）を加算し、論理アドレス加算結果２０５
（値：ａ）を出力し、論理アドレスレジスタ２４は、論
理アドレス加算結果２０５（値：ａ）を保持する。
０３（値：ａ０）、インデックスアドレス２０４（値：
ａ１）、及びディスプレースメントアドレス２０２
（値：ａ２）を加算し、論理アドレス加算結果２０５
（値：ａ）を出力し、論理アドレスレジスタ２４は、論
理アドレス加算結果２０５（値：ａ）を保持する。
【００１２】次に、論理アドレスレジスタ２４に保持さ
れている論理アドレス（値：ａ）から物理アドレスへの
アドレス変換動作について説明する。
れている論理アドレス（値：ａ）から物理アドレスへの
アドレス変換動作について説明する。
【００１３】データ整列回路２５は、論理アドレス２０
６よりセグメントテーブル内アドレス（値ａ ste）を生
成し、アドレス変換テーブル内アドレス２０７（値ａ s
te）を出力する。
６よりセグメントテーブル内アドレス（値ａ ste）を生
成し、アドレス変換テーブル内アドレス２０７（値ａ s
te）を出力する。
【００１４】一方、アドレス変換テーブルバッファ２８
には、当該ジョブがＣＰＵに設定された時点で、セグメ
ントテーブルアドレスを保持しているデータ（ＳＴＷ）
が格納されており、本データをバッファデータ２１１と
して読み出す。データ整列回路２９は、バッファデータ
２１１（値：ＳＴＷ）よりセグメントテーブルアドレス
（値：Ａ sta）を生成し、アドレス変換テーブルアドレ
ス２１２（値：Ａ sta）に出力する。
には、当該ジョブがＣＰＵに設定された時点で、セグメ
ントテーブルアドレスを保持しているデータ（ＳＴＷ）
が格納されており、本データをバッファデータ２１１と
して読み出す。データ整列回路２９は、バッファデータ
２１１（値：ＳＴＷ）よりセグメントテーブルアドレス
（値：Ａ sta）を生成し、アドレス変換テーブルアドレ
ス２１２（値：Ａ sta）に出力する。
【００１５】アドレス変換用加算器２６は、アドレス変
換テーブル内アドレス（値：ａ sta）とアドレス変換テ
ーブルアドレス（Ａ sta）を加算し、物理アドレス加算
結果２０８（値：Ａ st ）を出力し、物理アドレスレジ
スタ２７に保持する。ここで、物理アドレス加算結果２
０８は、セグメントテーブルアドレス（物理アドレス）
である。
換テーブル内アドレス（値：ａ sta）とアドレス変換テ
ーブルアドレス（Ａ sta）を加算し、物理アドレス加算
結果２０８（値：Ａ st ）を出力し、物理アドレスレジ
スタ２７に保持する。ここで、物理アドレス加算結果２
０８は、セグメントテーブルアドレス（物理アドレス）
である。
【００１６】次に、メモリに記憶されているセグメント
テーブルについて、上述のセグメントテーブルアドレス
デ指定される番地のメモリデータ２１０を読み出す。こ
のメモリデータ２１０は、ページテーブルアドレスを保
持しているデータ（値：ＳＤ）であり、アドレス変換テ
ーブルバッファ２８に格納される。
テーブルについて、上述のセグメントテーブルアドレス
デ指定される番地のメモリデータ２１０を読み出す。こ
のメモリデータ２１０は、ページテーブルアドレスを保
持しているデータ（値：ＳＤ）であり、アドレス変換テ
ーブルバッファ２８に格納される。
【００１７】データ整列回路２５は、論理アドレス２０
６よりページテーブル内アドレス（値：a pte ）を生成
し、アドレス変換テーブル内アドレス２０７（値：ａ
pte）として出力する。また、データ整列回路２９は、
バッファデータ２１１（値：ＳＤ）よりページテーブル
アドレス（値：Ａ pta）を生成し、アドレス変換テーブ
ルアドレス２１２（値：Ａ pta）として出力する。
６よりページテーブル内アドレス（値：a pte ）を生成
し、アドレス変換テーブル内アドレス２０７（値：ａ
pte）として出力する。また、データ整列回路２９は、
バッファデータ２１１（値：ＳＤ）よりページテーブル
アドレス（値：Ａ pta）を生成し、アドレス変換テーブ
ルアドレス２１２（値：Ａ pta）として出力する。
【００１８】アドレス変換用加算器２６は、アドレス変
換テーブル内アドレス２０７（値：ａ pte）とアドレス
変換テーブルアドレス２１２（Ａ pta）を加算し、物理
アドレスか算結果２０８（値：Ａ pt ）を出力し、物理
アドレスレジスタ２７に保持する。ここで、物理アドレ
ス加算結果２０８は、ページテーブルアドレス（物理ア
ドレス）である。
換テーブル内アドレス２０７（値：ａ pte）とアドレス
変換テーブルアドレス２１２（Ａ pta）を加算し、物理
アドレスか算結果２０８（値：Ａ pt ）を出力し、物理
アドレスレジスタ２７に保持する。ここで、物理アドレ
ス加算結果２０８は、ページテーブルアドレス（物理ア
ドレス）である。
【００１９】次に、メモリ記憶されているページテーブ
ルについて、上述のページテーブルアドレスで指定され
る番地のメモリデータ２１０を読み出す。このメモリデ
ータ２１０は、ページアドレスを保持しているデータ
（ＰＤ）であり、アドレス変換テーブルバッファ２８に
格納される。
ルについて、上述のページテーブルアドレスで指定され
る番地のメモリデータ２１０を読み出す。このメモリデ
ータ２１０は、ページアドレスを保持しているデータ
（ＰＤ）であり、アドレス変換テーブルバッファ２８に
格納される。
【００２０】データ整列回路２５は、論理アドレス２０
６よりページ内アドレス（ａ pra）を生成し、アドレス
変換テーブル内アドレス２０７（値：ａ pra）として出
力する。また、データ整列回路２９は、バッファデータ
２１１（値：ＰＤ）よりアドレス（値：Ａ rpa）を生成
し、アドレス変換テーブルアドレス２１２として出力す
る。
６よりページ内アドレス（ａ pra）を生成し、アドレス
変換テーブル内アドレス２０７（値：ａ pra）として出
力する。また、データ整列回路２９は、バッファデータ
２１１（値：ＰＤ）よりアドレス（値：Ａ rpa）を生成
し、アドレス変換テーブルアドレス２１２として出力す
る。
【００２１】アドレス変換用加算器２６は、アドレス変
換テーブル内アドレス２０７（値：ａ pra）とアドレス
変換テーブルアドレス２１２（値：Ａ rpa）を加算し、
物理アドレス加算結果２０８（値：Ａ）を出力し、物理
アドレスレジスタ２７に保持する。ここで、物理アドレ
ス加算結果２０８は、論理アドレス（値：ａ）に対する
物理アドレスである。
換テーブル内アドレス２０７（値：ａ pra）とアドレス
変換テーブルアドレス２１２（値：Ａ rpa）を加算し、
物理アドレス加算結果２０８（値：Ａ）を出力し、物理
アドレスレジスタ２７に保持する。ここで、物理アドレ
ス加算結果２０８は、論理アドレス（値：ａ）に対する
物理アドレスである。
【００２２】以上により、アドレス変換が終了する。
【００２３】
【発明が解決しようとする課題】上述した従来のアドレ
ス変換制御回路では、アドレス変換時のテーブル索引ア
ドレスを生成する際、専用の加算期を用いてアドレス生
成を行っているため、ハードウェア量が多いという問題
点がある。
ス変換制御回路では、アドレス変換時のテーブル索引ア
ドレスを生成する際、専用の加算期を用いてアドレス生
成を行っているため、ハードウェア量が多いという問題
点がある。
【００２４】
【課題を解決するための手段】本発明の回路は、仮想記
憶方式を採用している情報処理装置におけるアドレス変
換制御回路において、アドレス変換テーブルのヒット，
ミスヒットに対応して、それぞれ論理アドレス生成時の
ベースアドレス，アドレス変換時のアドレス変換テーブ
ル内アドレスを選択してアドレス加算の第１入力に出力
する第１選択回路と、論理アドレス生成時のインデック
スアドレス，アドレス変換時のアドレス変換テーブルア
ドレスを選択して前記アドレス加算器の第２入力に出力
する第２選択回路と、論理アドレス生成時のディスプレ
ーメントアドレス，オール”０”値を選択して前記アド
レス加算器の第３入力に出力する第３選択回路を設けた
事を特徴とする。
憶方式を採用している情報処理装置におけるアドレス変
換制御回路において、アドレス変換テーブルのヒット，
ミスヒットに対応して、それぞれ論理アドレス生成時の
ベースアドレス，アドレス変換時のアドレス変換テーブ
ル内アドレスを選択してアドレス加算の第１入力に出力
する第１選択回路と、論理アドレス生成時のインデック
スアドレス，アドレス変換時のアドレス変換テーブルア
ドレスを選択して前記アドレス加算器の第２入力に出力
する第２選択回路と、論理アドレス生成時のディスプレ
ーメントアドレス，オール”０”値を選択して前記アド
レス加算器の第３入力に出力する第３選択回路を設けた
事を特徴とする。
【００２５】
【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例のブロック図であり、本実施例に
おいても、図２に示したアドレス変換方式が採用されて
いる。
１は本発明の一実施例のブロック図であり、本実施例に
おいても、図２に示したアドレス変換方式が採用されて
いる。
【００２６】図１において、命令語レジスタ１は、ベー
スレジスタ及びインデックスレジスタ番号１０１とディ
スプレースメントアドレス１０２を出力し、ベースレジ
スタおよびインデックスレジスタ群２は、ベースレジス
タ及びインデックスレジスタ番号１０１により指定され
たレジスタ番号内のベースアドレス１０３とインデック
スアドレス１０４を出力する。
スレジスタ及びインデックスレジスタ番号１０１とディ
スプレースメントアドレス１０２を出力し、ベースレジ
スタおよびインデックスレジスタ群２は、ベースレジス
タ及びインデックスレジスタ番号１０１により指定され
たレジスタ番号内のベースアドレス１０３とインデック
スアドレス１０４を出力する。
【００２７】選択回路３は、制御回路１４からされる制
御信号１１６が“０”のときはベースアドレス１０３を
選択し、“１”のときは、アドレス変換テーブル内アド
レス１１３とを選択してアドレス加算器入力信号１０５
として出力する。選択回路４は、制御信号１１６が
“０”のときはインデックスアドレス１０４を選択し、
“１”のときはアドレス変換テーブルアドレス１１４を
選択してアドレス加算器入力信号１０６として出力す
る。また、選択回路５は、制御信号１１６が“１”のと
きはａ１１“０”の値１１５を選択し、“０”のときは
ディスプレースメントアドレス１０２を選択してアドレ
ス加算器入力信号１０７として出力する。
御信号１１６が“０”のときはベースアドレス１０３を
選択し、“１”のときは、アドレス変換テーブル内アド
レス１１３とを選択してアドレス加算器入力信号１０５
として出力する。選択回路４は、制御信号１１６が
“０”のときはインデックスアドレス１０４を選択し、
“１”のときはアドレス変換テーブルアドレス１１４を
選択してアドレス加算器入力信号１０６として出力す
る。また、選択回路５は、制御信号１１６が“１”のと
きはａ１１“０”の値１１５を選択し、“０”のときは
ディスプレースメントアドレス１０２を選択してアドレ
ス加算器入力信号１０７として出力する。
【００２８】アドレス加算器６は、アドレス加算器入力
信号１０５とアドレス加算器入力信号１０６とアドレス
加算器入力信号１０７を加算し、アドレス加算結果１０
８を出力する。論理アドレスレジスタ７は、制御信号１
１６が“０”のときアドレスか算結果１０８を入力し、
論理アドレス１０９を出力し、物理アドレスレジスタ８
は、制御信号１１６が“１”のとき１０８を入力し、物
理アドレス１１０を出力する。
信号１０５とアドレス加算器入力信号１０６とアドレス
加算器入力信号１０７を加算し、アドレス加算結果１０
８を出力する。論理アドレスレジスタ７は、制御信号１
１６が“０”のときアドレスか算結果１０８を入力し、
論理アドレス１０９を出力し、物理アドレスレジスタ８
は、制御信号１１６が“１”のとき１０８を入力し、物
理アドレス１１０を出力する。
【００２９】データ整列回路９は、上述の論理アドレス
１０９よりアドレス変換テーブル内アドレス１１３を生
成する。アドレス変換テーブルバッファ１０は、上述の
アドレス１１０にてメモリより読み出したメモリデータ
１１１を保持する。データ整列回路１１は、アドレス変
換テーブルバッファ１０から読み出したバッファデータ
１１２によりアドレス変換テーブルアドレス１１４を生
成する。
１０９よりアドレス変換テーブル内アドレス１１３を生
成する。アドレス変換テーブルバッファ１０は、上述の
アドレス１１０にてメモリより読み出したメモリデータ
１１１を保持する。データ整列回路１１は、アドレス変
換テーブルバッファ１０から読み出したバッファデータ
１１２によりアドレス変換テーブルアドレス１１４を生
成する。
【００３０】比較器１３は論理アドレス１０９と、アド
レス変換バッファディレクトリ部１２の内容とを比較し
て、ヒット、ミスヒットを判定する。アドレス変換バッ
ファディレクトリ部１２には前にアドレス変換された論
理アドレスが格納されている。制御回路１４はヒットな
ら制御信号１１６を“０”、ミスヒットなら制御信号１
１６を“１”とする。尚、制御信号１１６は初期状態は
“０”になっている。
レス変換バッファディレクトリ部１２の内容とを比較し
て、ヒット、ミスヒットを判定する。アドレス変換バッ
ファディレクトリ部１２には前にアドレス変換された論
理アドレスが格納されている。制御回路１４はヒットな
ら制御信号１１６を“０”、ミスヒットなら制御信号１
１６を“１”とする。尚、制御信号１１６は初期状態は
“０”になっている。
【００３１】次に、このように構成された本実施例の動
作について、図２をも参照しながら説明をする。
作について、図２をも参照しながら説明をする。
【００３２】まず、論理アドレス生成時の動作について
説明する。
説明する。
【００３３】命令語ｘが命令レジスタ１にセットされる
と、図示を省略した解読器が命令コードにより命令語を
解読する。命令語ｘがメモリアクセスを行う命令である
ときは、命令語レジスタ１では、命令語よりベースレジ
スタ及びインデックスレジスタ番号１０１と、ディスプ
レースメントアドレス１０２（値：ａ２）を出力保持す
る。そして、ベースレジスタ及びインデックスレジスタ
番号１０１により、ベースレジスタ及びインデックスレ
ジスタ群２を索引し、ベースアドレス１０３（値：ａ
０）とインデックスアドレス１０４（値：ａ１）を出力
する。このとき、選択回路３は、制御信号１１６が
“０”であるため、ベースアドレス１０３をアドレス加
算記入力信号１０５（値：Ａ０）として出力し、選択回
路４は、インデックスアドレス１０４を加算器入力信号
１０６（値：ａ１）として出力し、選択回路５は、ディ
スプレースメントアドレス１０２（値：ａ２）をアドレ
ス加算記入力信号１０７（値：ａ２）として出力する。
と、図示を省略した解読器が命令コードにより命令語を
解読する。命令語ｘがメモリアクセスを行う命令である
ときは、命令語レジスタ１では、命令語よりベースレジ
スタ及びインデックスレジスタ番号１０１と、ディスプ
レースメントアドレス１０２（値：ａ２）を出力保持す
る。そして、ベースレジスタ及びインデックスレジスタ
番号１０１により、ベースレジスタ及びインデックスレ
ジスタ群２を索引し、ベースアドレス１０３（値：ａ
０）とインデックスアドレス１０４（値：ａ１）を出力
する。このとき、選択回路３は、制御信号１１６が
“０”であるため、ベースアドレス１０３をアドレス加
算記入力信号１０５（値：Ａ０）として出力し、選択回
路４は、インデックスアドレス１０４を加算器入力信号
１０６（値：ａ１）として出力し、選択回路５は、ディ
スプレースメントアドレス１０２（値：ａ２）をアドレ
ス加算記入力信号１０７（値：ａ２）として出力する。
【００３４】アドレス加算器６は、アドレス加算器入力
信号１０５（値：ａ０）、アドレス加算器入力信号１０
６（値：ａ１）、及びアドレス加算器入力信号１０７
（値：ａ２）を加算し、アドレス加算結果１０８（値：
ａ）を出力する。ここで、アドレス加算結果１０８は、
論理アドレスである。論理アドレスレジスタは、アドレ
ス加算結果１０８（値：ａ）が論理アドレスなので、本
レジスタに格納する。
信号１０５（値：ａ０）、アドレス加算器入力信号１０
６（値：ａ１）、及びアドレス加算器入力信号１０７
（値：ａ２）を加算し、アドレス加算結果１０８（値：
ａ）を出力する。ここで、アドレス加算結果１０８は、
論理アドレスである。論理アドレスレジスタは、アドレ
ス加算結果１０８（値：ａ）が論理アドレスなので、本
レジスタに格納する。
【００３５】次に、論理アドレスレジスタ７に保持され
ている論理アドレス（値：ａ）から物理アドレスへのア
ドレス変換動作について説明する。この動作は比較器１
３がミスヒットを検出して、メモリへのアクセスを行う
ときに必要なものである。
ている論理アドレス（値：ａ）から物理アドレスへのア
ドレス変換動作について説明する。この動作は比較器１
３がミスヒットを検出して、メモリへのアクセスを行う
ときに必要なものである。
【００３６】データ整列回路９は、論理アドレス１０９
よりセグメントテーブル内アドレス（値：ａ ste）を生
成し、アドレス変換テーブル内アドレス１１３（値：ａ
て）を出力する。
よりセグメントテーブル内アドレス（値：ａ ste）を生
成し、アドレス変換テーブル内アドレス１１３（値：ａ
て）を出力する。
【００３７】一方、アドレス変換テーブルバッファ１０
には、当該ジョブがＣＰＵに設定された時点でセグメン
トテーブルアドレスを保持しているデータ（ＳＴＷ）が
格納されており、本データをバッファデータ１１２とし
て読み出す。データ整列回路１１は、バッファデータ１
１２（値：ＳＴＷ）よりセグメントテーブルアドレス
（値：Ａ sta）を生成し、アドレス変換テーブルアドレ
ス１１４（値：Ａ sta）に出力する。
には、当該ジョブがＣＰＵに設定された時点でセグメン
トテーブルアドレスを保持しているデータ（ＳＴＷ）が
格納されており、本データをバッファデータ１１２とし
て読み出す。データ整列回路１１は、バッファデータ１
１２（値：ＳＴＷ）よりセグメントテーブルアドレス
（値：Ａ sta）を生成し、アドレス変換テーブルアドレ
ス１１４（値：Ａ sta）に出力する。
【００３８】いま、制御信号１１６は“１”であるか
ら、選択回路３は、アドレス変換テーブル内アドレス１
１３をアドレス加算器入力信号１０５（値：Ａ ste）と
して出力し、選択回路４は、アドレス変換テーブルアド
レス１１４をアドレス加算器入力信号１０６（Ａ ste）
として出力し、選択回路５は、ａ１１“０”のアドレス
加算器入力信号１０７として出力する。
ら、選択回路３は、アドレス変換テーブル内アドレス１
１３をアドレス加算器入力信号１０５（値：Ａ ste）と
して出力し、選択回路４は、アドレス変換テーブルアド
レス１１４をアドレス加算器入力信号１０６（Ａ ste）
として出力し、選択回路５は、ａ１１“０”のアドレス
加算器入力信号１０７として出力する。
【００３９】アドレス加算器６は、アドレス加算器入力
信号１０５（値：ａ ate）、アドレス加算器入力信号１
０６（値：Ａ sta）及びアドレス加算器入力信号１０７
（値：ａ１１“０”）を加算し、アドレス加算結果１０
８（値：Ａ st ）を出力する。ここで、アドレスか算結
果１０８は、セグメントアドレス（物理アドレス）であ
る。
信号１０５（値：ａ ate）、アドレス加算器入力信号１
０６（値：Ａ sta）及びアドレス加算器入力信号１０７
（値：ａ１１“０”）を加算し、アドレス加算結果１０
８（値：Ａ st ）を出力する。ここで、アドレスか算結
果１０８は、セグメントアドレス（物理アドレス）であ
る。
【００４０】物理アドレスレジスタ８は、アドレス加算
結果１０８（Ａ st ）を受け取り、本アドレスにてメモ
リデータを読み出す。読み出されたメモリデータ１１１
は、ページテーブルアドレスを保持しているデータ
（値：ＳＤ）であり、アドレス変換テーブルアバッファ
１０に格納される。
結果１０８（Ａ st ）を受け取り、本アドレスにてメモ
リデータを読み出す。読み出されたメモリデータ１１１
は、ページテーブルアドレスを保持しているデータ
（値：ＳＤ）であり、アドレス変換テーブルアバッファ
１０に格納される。
【００４１】一方、データ整列回路９は、論理アドレス
１０９よりページテーブル内アドレス（値：ａ pte）を
生成し、アドレス変換テーブル内アドレス１１３（値：
ａ pte）に出力する。アドレス変換テーブルバッファ１
０には、ページテーブルアドレスを保持しているデータ
（値：ＳＤ）が格納されており、本データをバッファデ
ータ１１２として読み出す。
１０９よりページテーブル内アドレス（値：ａ pte）を
生成し、アドレス変換テーブル内アドレス１１３（値：
ａ pte）に出力する。アドレス変換テーブルバッファ１
０には、ページテーブルアドレスを保持しているデータ
（値：ＳＤ）が格納されており、本データをバッファデ
ータ１１２として読み出す。
【００４２】データ整列回路１１は、バッファデータ１
１２（値：ＳＤ）よりページテーブルアドレス（値：Ａ
pta）を生成し、アドレス変換テーブルアドレス１１４
（値：Ａ pta）として出力する。
１２（値：ＳＤ）よりページテーブルアドレス（値：Ａ
pta）を生成し、アドレス変換テーブルアドレス１１４
（値：Ａ pta）として出力する。
【００４３】選択回路３は、アドレス変換テーブル内ア
ドレス１１３をアドレス加算器入力１０５（値：ａ pt
e）に出力し、選択回路４は、アドレス変換テーブルア
ドレス１１４をアドレス加算器入力１０６（値：Ａ pt
a）として出力し、選択回路５では、Ａ１１“０”値を
アドレス加算器入力として出力する。
ドレス１１３をアドレス加算器入力１０５（値：ａ pt
e）に出力し、選択回路４は、アドレス変換テーブルア
ドレス１１４をアドレス加算器入力１０６（値：Ａ pt
a）として出力し、選択回路５では、Ａ１１“０”値を
アドレス加算器入力として出力する。
【００４４】アドレス加算器６は、アドレス加算器入力
１０５（値：ａ pte）、アドレス加算器入力１０６（Ａ
pta）及びアドレス加算器入力１０７（値：ａ１１
“０”）を加算し、アドレス加算結果１０８（値：Ａ p
t)を出力する。ここで、アドレス加算結果１０８は、ペ
ージテーブルアドレス（物理アドレス）である。
１０５（値：ａ pte）、アドレス加算器入力１０６（Ａ
pta）及びアドレス加算器入力１０７（値：ａ１１
“０”）を加算し、アドレス加算結果１０８（値：Ａ p
t)を出力する。ここで、アドレス加算結果１０８は、ペ
ージテーブルアドレス（物理アドレス）である。
【００４５】物理アドレスレジスタ８は、アドレス加算
結果１０８を受け取り、本アドレスにてメモリデータを
読み出す。読み出されたメモリデータ１１１は、ページ
アドレスを保持しているデータ（ＰＤ）であり、アドレ
ス変換テーブルバッファ１０に格納される。データ整列
回路９は、論理アドレス１０９よりページ内アドレス
（ａ pta）を生成し、アドレス変換テーブル内アドレス
１１３（値：ａ pta）として出力する。
結果１０８を受け取り、本アドレスにてメモリデータを
読み出す。読み出されたメモリデータ１１１は、ページ
アドレスを保持しているデータ（ＰＤ）であり、アドレ
ス変換テーブルバッファ１０に格納される。データ整列
回路９は、論理アドレス１０９よりページ内アドレス
（ａ pta）を生成し、アドレス変換テーブル内アドレス
１１３（値：ａ pta）として出力する。
【００４６】アドレス変換テーブルバッファ１０には、
ページアドレスを保持しているデータ（値：ＰＤ）が格
納されており、本データをバッファデータ１１２に読み
出す。データ整列回路１１は、バッファデータ１１２
（値：ＰＤ）よりページアドレス（値：Ａ rta）を生成
し、アドレス変換テーブルアドレス１１４として出力す
る。
ページアドレスを保持しているデータ（値：ＰＤ）が格
納されており、本データをバッファデータ１１２に読み
出す。データ整列回路１１は、バッファデータ１１２
（値：ＰＤ）よりページアドレス（値：Ａ rta）を生成
し、アドレス変換テーブルアドレス１１４として出力す
る。
【００４７】選択回路３は、アドレス変換テーブル内ア
ドレス１１３をアドレス加算器入力１０５（値：ａ pr
a）に出力し、選択回路４では、アドレス変換テーブル
アドレス１１４をアドレス加算器入力１０６（値：Ａ r
ta）として出力し、選択回路５では、ａ１１“０”値を
アドレス加算器入力として出力する。
ドレス１１３をアドレス加算器入力１０５（値：ａ pr
a）に出力し、選択回路４では、アドレス変換テーブル
アドレス１１４をアドレス加算器入力１０６（値：Ａ r
ta）として出力し、選択回路５では、ａ１１“０”値を
アドレス加算器入力として出力する。
【００４８】アドレス加算器６は、アドレス加算器入力
１０５（値：ａ pra）、アドレス加算器入力１０６
（値：Ａ pra）及びアドレス加算器入力１０７（値：ａ
１１“０”）を加算し、アドレスか算結果１０８（値：
Ａ）を出力する。ここで、アドレス加算結果１０８は、
論理アドレス（値：ａ）に対する物理アドレスである。
物理アドレスレジスタ８は、アドレス加算結果１０８を
受け取り、本アドレスにてメモリデータを読み出す。
１０５（値：ａ pra）、アドレス加算器入力１０６
（値：Ａ pra）及びアドレス加算器入力１０７（値：ａ
１１“０”）を加算し、アドレスか算結果１０８（値：
Ａ）を出力する。ここで、アドレス加算結果１０８は、
論理アドレス（値：ａ）に対する物理アドレスである。
物理アドレスレジスタ８は、アドレス加算結果１０８を
受け取り、本アドレスにてメモリデータを読み出す。
【００４９】尚、本実施例では、アドレス変換時の索引
テーブル数は、図２に示したように、セグメントテーブ
ルとページテーブルの２テーブルであるが、３以上の索
引テーブルを使用するアドレス変換制御回路についても
本発明を適用することができる。例えば、図２のセグメ
ントテーブルの前段に、どのセグメントを使用するかを
示すセグメント表テーブルを設けた３テーブル方式が容
易に考えられるが、この場合の動作は、整列回路９，１
１を除いて上述の実施例と同様である。
テーブル数は、図２に示したように、セグメントテーブ
ルとページテーブルの２テーブルであるが、３以上の索
引テーブルを使用するアドレス変換制御回路についても
本発明を適用することができる。例えば、図２のセグメ
ントテーブルの前段に、どのセグメントを使用するかを
示すセグメント表テーブルを設けた３テーブル方式が容
易に考えられるが、この場合の動作は、整列回路９，１
１を除いて上述の実施例と同様である。
【００５０】
【発明の効果】以上説明したように本発明は、アドレス
変換時の専用の加算器を使用せず既存の論理アドレス生
成用の加算器を使用するので、ハードウェア量が削減で
きるという効果を有する。
変換時の専用の加算器を使用せず既存の論理アドレス生
成用の加算器を使用するので、ハードウェア量が削減で
きるという効果を有する。
【図１】本発明の一実施例のアドレス変換制御回路のブ
ロック図である。
ロック図である。
【図２】セグメンテーション＋ページング方式による一
般的なアドレス変換の概念図である。
般的なアドレス変換の概念図である。
【図３】従来のアドレス変換制御回路の一例のブロック
図である。
図である。
１ 命令語レジスタ ２ ベースレジスタ及びインデックスレジスタ群 ３ 選択回路 ４ 選択回路 ５ 選択回路 ６ アドレス加算器 ７ 論理アドレスレジスタ ８ 物理アドレスレジスタ ９ データ整列回路 １０ アドレス変換テーブルバッファ １１ データ整列回路 １２ アドレス変換バッファ １３ 比較器 １４ 制御回路 １０１ ベースレジスタ及びインデックスレジスタ番
号 １０２ ディスプレースメントアドレス １０３ ベースアドレス ２１ 命令語レジスタ ２２ ベースレジスタ及びインデックスレジスタ群 ２３ アドレス加算器 ２４ 論理アドレスレジスタ ２５ データ整列回路 ２６ アドレス変換用加算器 ２７ 物理アドレスレジスタ ２８ アドレス変換テーブルバッファ ２９ データ整列回路
号 １０２ ディスプレースメントアドレス １０３ ベースアドレス ２１ 命令語レジスタ ２２ ベースレジスタ及びインデックスレジスタ群 ２３ アドレス加算器 ２４ 論理アドレスレジスタ ２５ データ整列回路 ２６ アドレス変換用加算器 ２７ 物理アドレスレジスタ ２８ アドレス変換テーブルバッファ ２９ データ整列回路
Claims (2)
- 【請求項１】 仮想記憶方式を採用している情報処理装
置におけるアドレス変換制御回路において、 アドレス変換テーブルのヒット，ミスヒットに対応し
て、それぞれ論理アドレス生成時のベースアドレス，ア
ドレス変換時のアドレス変換テーブル内アドレスを選択
してアドレス加算の第１入力に出力する第１選択回路
と、論理アドレス生成時のインデックスアドレス，アド
レス変換時のアドレス変換テーブルアドレスを選択して
前記アドレス加算器の第２入力に出力する第２選択回路
と、論理アドレス生成時のディスプレーメントアドレ
ス，オール”０”値を選択して前記アドレス加算器の第
３入力に出力する第３選択回路を設けた事を特徴とする
アドレス変換制御回路。 - 【請求項２】 前記アドレス変換テーブルが”２”以上
である場合に、前記ミスヒット時において、前記各選択
回路における前記アドレス変換テーブル内アドレス，ア
ドレス変換テーブルアドレス及びオール”０”の選択を
複数回繰返すことを特徴とする請求項１記載のアドレス
変換制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011367A JPH08202624A (ja) | 1995-01-27 | 1995-01-27 | アドレス変換制御回路 |
| FR9600920A FR2730075B1 (fr) | 1995-01-27 | 1996-01-26 | Circuit de commande pour traduction d'adresse et methode de commande de ce circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011367A JPH08202624A (ja) | 1995-01-27 | 1995-01-27 | アドレス変換制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202624A true JPH08202624A (ja) | 1996-08-09 |
Family
ID=11776061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011367A Pending JPH08202624A (ja) | 1995-01-27 | 1995-01-27 | アドレス変換制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08202624A (ja) |
| FR (1) | FR2730075B1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175548A (ja) * | 1989-12-04 | 1991-07-30 | Fujitsu Ltd | マイクロプロセッサ及びアドレス制御方式 |
| JPH0573424A (ja) * | 1991-09-11 | 1993-03-26 | Shikoku Nippon Denki Software Kk | 高速アドレス変換方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017130B2 (ja) * | 1980-06-06 | 1985-05-01 | 日本電気株式会社 | アドレス制御装置 |
| ATE45824T1 (de) * | 1984-09-13 | 1989-09-15 | Siemens Ag | Schaltungsanordnung zur befehlstypabhaengigen berechnung von operandenadressen und zur pruefung der seitengrenzenueberschreitung bei operanden fuer logische oder dezimale speicher-speicherbefehle. |
| JPS61148551A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | アドレス変換方式 |
-
1995
- 1995-01-27 JP JP7011367A patent/JPH08202624A/ja active Pending
-
1996
- 1996-01-26 FR FR9600920A patent/FR2730075B1/fr not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175548A (ja) * | 1989-12-04 | 1991-07-30 | Fujitsu Ltd | マイクロプロセッサ及びアドレス制御方式 |
| JPH0573424A (ja) * | 1991-09-11 | 1993-03-26 | Shikoku Nippon Denki Software Kk | 高速アドレス変換方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2730075A1 (fr) | 1996-08-02 |
| FR2730075B1 (fr) | 1998-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981013 |