JPH05324316A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH05324316A JPH05324316A JP4080166A JP8016692A JPH05324316A JP H05324316 A JPH05324316 A JP H05324316A JP 4080166 A JP4080166 A JP 4080166A JP 8016692 A JP8016692 A JP 8016692A JP H05324316 A JPH05324316 A JP H05324316A
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- JP
- Japan
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- segment
- register
- address
- bit
- microprocessor
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Abstract
(57)【要約】
【目的】セグメント方式によりメモリ・アクセスを行う
マイクロプロセッサにおけるセグメントの境界を越えて
メモリをシーケンシャルにアクセスできるようにする。 【構成】セグメントレジスタ１と、オフセットを格納す
るアドレスレジスタ２と、このアドレス・レジスタ２の
値と予め設定された値とを比較して制御信号を出力する
比較回路３と、この制御信号によいセグメントレジスタ
１の値をインクリメントするインクリメンタ４と、各レ
ジスタから物理アドレスを生成するアドレス修飾回路５
とを備える。 【効果】セグメントの境界を越えても自動的にメモリを
シーケンシャルにアクセスすることが可能となる。
マイクロプロセッサにおけるセグメントの境界を越えて
メモリをシーケンシャルにアクセスできるようにする。 【構成】セグメントレジスタ１と、オフセットを格納す
るアドレスレジスタ２と、このアドレス・レジスタ２の
値と予め設定された値とを比較して制御信号を出力する
比較回路３と、この制御信号によいセグメントレジスタ
１の値をインクリメントするインクリメンタ４と、各レ
ジスタから物理アドレスを生成するアドレス修飾回路５
とを備える。 【効果】セグメントの境界を越えても自動的にメモリを
シーケンシャルにアクセスすることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にセグメント方式によるメモリ・アクセスを行う
マイクロプロセッサに関する。
し、特にセグメント方式によるメモリ・アクセスを行う
マイクロプロセッサに関する。
【０００２】
【従来の技術】従来のセグメント方式によりメモリ・ア
クセスを行うマイクロプロセッサは、図４に示すよう
に、セグメントの開始アドレスを格納するｐビットのセ
グメントレジスタ１と、このセグメントの開始アドレス
からのオフセットを格納するｑビットのアドレスレジス
タ２と、セグメントレジスタ１の内容およびアドレスレ
ジスタ２の内容からｒビットの物理アドレス６を生成す
るアドレス修飾回路５とを有している。
クセスを行うマイクロプロセッサは、図４に示すよう
に、セグメントの開始アドレスを格納するｐビットのセ
グメントレジスタ１と、このセグメントの開始アドレス
からのオフセットを格納するｑビットのアドレスレジス
タ２と、セグメントレジスタ１の内容およびアドレスレ
ジスタ２の内容からｒビットの物理アドレス６を生成す
るアドレス修飾回路５とを有している。
【０００３】物理アドレス６は、セグメントレジスタ１
の内容２r-q 倍（左へｒ−ｑビットシフト）したものに
アドレスレジスタ２の内容を加えることにより生成され
る。例えば、図５に示すように、２０ビットの物理アド
レス０Ｄ０１２３Ｈを１６ビットのセグメントレジスタ
１と１６ビットのアドレスレジスタ２で生成する場合
は、セグメント・レジスタ１の内容０Ｄ０００Ｈを１６
（２の（２０−１６）乗）倍（左へ４ビットシフト）し
た値０Ｄ００００Ｈにアドレスレジスタ２の内容０１２
３Ｈを加えることにより生成する。プログラム中でセグ
メント・レジスタの内容を変更するような命令を実行し
ていなければ、そのセグメント内のアドレスはすべての
セグメント・レジスタの内容からのオフセット、すなわ
ちアドレス・レジスタ２の内容で決定される。図５の場
合には、アドレスレジスタ２が０Ｈ〜０ＦＦＦＦＨの値
をとりうるため、物理アドレス６は０Ｄ００００Ｈ〜０
ＤＦＦＦＦＨの値をとる。
の内容２r-q 倍（左へｒ−ｑビットシフト）したものに
アドレスレジスタ２の内容を加えることにより生成され
る。例えば、図５に示すように、２０ビットの物理アド
レス０Ｄ０１２３Ｈを１６ビットのセグメントレジスタ
１と１６ビットのアドレスレジスタ２で生成する場合
は、セグメント・レジスタ１の内容０Ｄ０００Ｈを１６
（２の（２０−１６）乗）倍（左へ４ビットシフト）し
た値０Ｄ００００Ｈにアドレスレジスタ２の内容０１２
３Ｈを加えることにより生成する。プログラム中でセグ
メント・レジスタの内容を変更するような命令を実行し
ていなければ、そのセグメント内のアドレスはすべての
セグメント・レジスタの内容からのオフセット、すなわ
ちアドレス・レジスタ２の内容で決定される。図５の場
合には、アドレスレジスタ２が０Ｈ〜０ＦＦＦＦＨの値
をとりうるため、物理アドレス６は０Ｄ００００Ｈ〜０
ＤＦＦＦＦＨの値をとる。
【０００４】
【発明が解決しようとする課題】この従来のセグメント
方式によりメモリ・アクセスを行うマイクロプロセッサ
では、セグメントの境界を越えてメモリをシーケンシャ
ルにアクセスする場合にプログラムにより管理する必要
があった。
方式によりメモリ・アクセスを行うマイクロプロセッサ
では、セグメントの境界を越えてメモリをシーケンシャ
ルにアクセスする場合にプログラムにより管理する必要
があった。
【０００５】本発明の目的は、このような問題を解決
し、セグメントの境界を越えてもメモリを自動的にシー
ケンシャルにアクセスできるようにしたマイクロプロセ
ッサを提供することにある。
し、セグメントの境界を越えてもメモリを自動的にシー
ケンシャルにアクセスできるようにしたマイクロプロセ
ッサを提供することにある。
【０００６】
【課題を解決するための手段】本発明の構成は、セグメ
ント方式によりメモリのアクセスを行うマイクロプロセ
ッサにおいて、セグメントの開始アドレスを格納するｐ
ビットのセグメントレジスタと、前記開始アドレスから
のオフセットを格納するｑビットのアドレスレジスタ
と、これらセグメントレジスタおよびアドレスレジスタ
の各内容からｒビットの物理アドレスを生成するアドレ
ス修飾回路と、前記アドレスレジスタの内容とあらかじ
め設定された値とを比較して一致した時に制御信号を出
力する比較回路と、前記制御信号により前記セグメント
レジスタの最上位ビットからｒ−ｑビット目に１を加算
する加算器とを備えることを特徴とする。
ント方式によりメモリのアクセスを行うマイクロプロセ
ッサにおいて、セグメントの開始アドレスを格納するｐ
ビットのセグメントレジスタと、前記開始アドレスから
のオフセットを格納するｑビットのアドレスレジスタ
と、これらセグメントレジスタおよびアドレスレジスタ
の各内容からｒビットの物理アドレスを生成するアドレ
ス修飾回路と、前記アドレスレジスタの内容とあらかじ
め設定された値とを比較して一致した時に制御信号を出
力する比較回路と、前記制御信号により前記セグメント
レジスタの最上位ビットからｒ−ｑビット目に１を加算
する加算器とを備えることを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例のマイクロプロセッ
サのアドレス出力部のブロック図、図２は図１のマイク
ロプロセッサにより物理アドレスを生成するフローチャ
ート、図３はセグメントの境界をアクセスした時の物理
アドレスの計算方法を示した模式図である。本実施例
は、図４に対して加算器４と比較回路３とが付加されて
いる。
サのアドレス出力部のブロック図、図２は図１のマイク
ロプロセッサにより物理アドレスを生成するフローチャ
ート、図３はセグメントの境界をアクセスした時の物理
アドレスの計算方法を示した模式図である。本実施例
は、図４に対して加算器４と比較回路３とが付加されて
いる。
【０００８】まず、ステップ１１ではセグメントレジス
タ１にはｐビットのセグメントの開始アドレスが格納さ
れており、次のステップ１２ではアドレスレジスタ２に
はセグメントレジスタ１に格納されているセグメントの
開始アドレスからのｑビットのオフセットが格納されて
いる。セグメントレジスタ１の内容はアドレス修飾回路
５に入力される。アドレスレジスタ２の内容はアドレス
修飾回路５に入力されるとともに、比較回路３に入力さ
れる。
タ１にはｐビットのセグメントの開始アドレスが格納さ
れており、次のステップ１２ではアドレスレジスタ２に
はセグメントレジスタ１に格納されているセグメントの
開始アドレスからのｑビットのオフセットが格納されて
いる。セグメントレジスタ１の内容はアドレス修飾回路
５に入力される。アドレスレジスタ２の内容はアドレス
修飾回路５に入力されるとともに、比較回路３に入力さ
れる。
【０００９】アドレス修飾回路５で生成されるｒビット
の物理アドレス６は、例えば図３のｑ＝１６、ｐ＝１
６、ｒ＝２０の場合を示すように、セグメント・レジス
タ１の内容０Ｄ０００Ｈを１６倍（左へ４ビット・シフ
ト）した値０Ｄ００００Ｈにアドレス・レジスタ２の内
容０ＦＦＦＦＨを加えることにより生成される（ステッ
プ１３）。この場合、物理アドレスは０ＤＦＦＦＦＨと
なる。
の物理アドレス６は、例えば図３のｑ＝１６、ｐ＝１
６、ｒ＝２０の場合を示すように、セグメント・レジス
タ１の内容０Ｄ０００Ｈを１６倍（左へ４ビット・シフ
ト）した値０Ｄ００００Ｈにアドレス・レジスタ２の内
容０ＦＦＦＦＨを加えることにより生成される（ステッ
プ１３）。この場合、物理アドレスは０ＤＦＦＦＦＨと
なる。
【００１０】次に、ステップ１４で、比較回路３におい
て、アドレスレジスタ２の内容が０ＦＦＦＦＨと比較さ
れ、これが一致した場合にはステップ１５で比較回路３
から加算器４に加算要求信号が出力される。次にステッ
プ１６で加算要求信号の入力により、加算器４はセグメ
ント・レジスタ１の最上位ビットからｒ−ｑビット目に
１を加算する。図３の場合には、セグメント・レジスタ
１のビット１２（最上位ビットから４ビット目）に加算
する。セグメント・レジスタ１の内容は、０Ｅ０００Ｈ
となる。
て、アドレスレジスタ２の内容が０ＦＦＦＦＨと比較さ
れ、これが一致した場合にはステップ１５で比較回路３
から加算器４に加算要求信号が出力される。次にステッ
プ１６で加算要求信号の入力により、加算器４はセグメ
ント・レジスタ１の最上位ビットからｒ−ｑビット目に
１を加算する。図３の場合には、セグメント・レジスタ
１のビット１２（最上位ビットから４ビット目）に加算
する。セグメント・レジスタ１の内容は、０Ｅ０００Ｈ
となる。
【００１１】次に、一致していない場合は、メモリをシ
ーケンシャルにアクセスする場合となり、ステップ１７
でアドレスレジスタ２はインクリメントされ、００００
Ｈにクリアされる。このときの物理アドレスは、セグメ
ント・レジスタ１の内容０Ｅ０００Ｈを１６倍（左へ４
ビット・シフト）した値０Ｅ００００Ｈにアドレス・レ
ジスタ２の内容００００Ｈを加えることにより生成さ
れ、０Ｅ００００Ｈとなる。
ーケンシャルにアクセスする場合となり、ステップ１７
でアドレスレジスタ２はインクリメントされ、００００
Ｈにクリアされる。このときの物理アドレスは、セグメ
ント・レジスタ１の内容０Ｅ０００Ｈを１６倍（左へ４
ビット・シフト）した値０Ｅ００００Ｈにアドレス・レ
ジスタ２の内容００００Ｈを加えることにより生成さ
れ、０Ｅ００００Ｈとなる。
【００１２】このように本実施例のマイクロプロセッサ
では、メモリをシーケンシャルにアクセスする場合にセ
グメントの境界（図３の場合は０ＤＦＦＦＦＨ）を越え
ても、プログラムで管理する必要がなく、自動的にメモ
リをシーケンシャルにアクセスすることが可能となる。
では、メモリをシーケンシャルにアクセスする場合にセ
グメントの境界（図３の場合は０ＤＦＦＦＦＨ）を越え
ても、プログラムで管理する必要がなく、自動的にメモ
リをシーケンシャルにアクセスすることが可能となる。
【００１３】
【発明の効果】以上説明したように本発明は、ｑビット
のアドレスレジスタの内容と予め設定された値が一致し
た場合にｐビットのセグメトレジスタの最上位ビットか
らｒ−ｑビット目に１を加算する加算器を備えているた
め、セグメントの境界を越えてもプログラムで管理する
必要がなく、自動的にメモリをシーケンシャルにアクセ
スすることができるという効果がある。
のアドレスレジスタの内容と予め設定された値が一致し
た場合にｐビットのセグメトレジスタの最上位ビットか
らｒ−ｑビット目に１を加算する加算器を備えているた
め、セグメントの境界を越えてもプログラムで管理する
必要がなく、自動的にメモリをシーケンシャルにアクセ
スすることができるという効果がある。
【図１】本発明の一実施例のマイクロプロセッサのアド
レス出力部のブロック図。
レス出力部のブロック図。
【図２】図１のマイクロプロセッサにより物理アドレス
を生成するフローチャート。
を生成するフローチャート。
【図３】図１でセグメントの境界をアクセスした時の物
理アドレスの生成を説明する模式図。
理アドレスの生成を説明する模式図。
【図４】従来例のマイクロプロセッサのブロック図。
【図５】図４の物理アドレスの生成を説明する模式図。
１ セグメント・レジスタ ２ アドレス・レジスタ ３ 比較回路 ４ 加算器 ５ アドレス修飾回路 ６ 物理アドレス １１〜１７ 処理ステップ
Claims (1)
- 【請求項１】 セグメント方式によりメモリのアクセス
を行うマイクロプロセッサにおいて、セグメントの開始
アドレスを格納するｐビットのセグメントレジスタと、
前記開始アドレスからのオフセットを格納するｑビット
のアドレスレジスタと、これらセグメントレジスタおよ
びアドレスレジスタの各内容からｒビットの物理アドレ
スを生成するアドレス修飾回路と、前記アドレスレジス
タの内容とあらかじめ設定された値とを比較して一致し
た時に制御信号を出力する比較回路と、前記制御信号に
より前記セグメントレジスタの最上位ビットからｒ−ｑ
ビット目に１を加算する加算器とを備えることを特徴と
するマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080166A JP2819931B2 (ja) | 1992-04-02 | 1992-04-02 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080166A JP2819931B2 (ja) | 1992-04-02 | 1992-04-02 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05324316A true JPH05324316A (ja) | 1993-12-07 |
| JP2819931B2 JP2819931B2 (ja) | 1998-11-05 |
Family
ID=13710740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080166A Expired - Fee Related JP2819931B2 (ja) | 1992-04-02 | 1992-04-02 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819931B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009211491A (ja) * | 2008-03-05 | 2009-09-17 | Oki Semiconductor Co Ltd | プログラム作成方法およびその装置 |
| US10330839B2 (en) | 2015-05-28 | 2019-06-25 | Samsung Sdi Co., Ltd. | Polarizing plate and display device including the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103653A (en) * | 1979-01-31 | 1980-08-08 | Nec Corp | Data processing unit |
| JPS61250753A (ja) * | 1985-04-30 | 1986-11-07 | Fujitsu Ltd | アドレス拡張方式 |
| JPH03248240A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロコンピュータ |
-
1992
- 1992-04-02 JP JP4080166A patent/JP2819931B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103653A (en) * | 1979-01-31 | 1980-08-08 | Nec Corp | Data processing unit |
| JPS61250753A (ja) * | 1985-04-30 | 1986-11-07 | Fujitsu Ltd | アドレス拡張方式 |
| JPH03248240A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロコンピュータ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009211491A (ja) * | 2008-03-05 | 2009-09-17 | Oki Semiconductor Co Ltd | プログラム作成方法およびその装置 |
| US10330839B2 (en) | 2015-05-28 | 2019-06-25 | Samsung Sdi Co., Ltd. | Polarizing plate and display device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2819931B2 (ja) | 1998-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980728 |
|
| LAPS | Cancellation because of no payment of annual fees |