JPH03248240A

JPH03248240A - マイクロコンピュータ

Info

Publication number: JPH03248240A
Application number: JP4608790A
Authority: JP
Inventors: Rika Yabui; 藪井　里佳; Katsumi Miura; 勝己三浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-26
Filing date: 1990-02-26
Publication date: 1991-11-06
Anticipated expiration: 2012-09-30
Also published as: JP2658473B2; EP0444624A3; EP0444624A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕メモリのアドレッシングにセグメント方式を採用したマ
イクロコンピュータに関スル。

〔従来の技術〕

マイクロコンピュータ（以下、マイコンという）には、
アクセスするメモリのアドレスを生成するためにセグメ
ント方式をとるものがある。

セグメント方式とは、アドレスがメモリ空間を分割する
任意のサイズからなる複数の論理セグメントの開始アド
レスであるセグメント値と、このセグメント開始アドレ
スからのオフセット分を示すオフセット値とからなり、
メモリをアクセスする場合にセグメント値とオフセット
値とを任意のビット数ずらして加算した値をアドレスと
するものである。加算した値を物理アドレスと呼び、オ
フセット値をオフセット・アドレスと呼ぶ。例えば、１
Ｍバイトのメモリ空間を６４にバイトからなる複数の論
理セグメントに分割した場合、セグメント値とオフセッ
ト値がそれぞれ１６ビツトから成っているとすると、セ
グメント値を４ビツトずらしてオフセット値と加算し物
理アドレスを得るものである。

また、マイコンの有する命令セットにプリフィクス命令
を含むものがある。プリフィクス命令は、演算命令や転
送命令に前置することにより、命令の基本動作の一部を
変更するための、いわば修飾命令である。例えば、メモ
リとレジスタ間のデータ転送命令において、メモリアド
レスのセグメント値を置き換える所定のレジスタ（セグ
メント・レジスタ）を別のセグメント・レジスタで与え
るためにプリフィクス命令（セグメント・オーバライド
・プリフィクス命令）が設定される。

ここで対象とするマイコンは、セグメント方式を採用し
、セグメント・オーバライド・プリフィクス命令を備え
るものとする。

第３図は、セグメント方式を採用した従来のマイコン３
００である。ここで、第３図のマイコン３００の構成を
述べる。

マイコン３００は、内部の各ユニットから出力される制
御信号を受信しバスの制御を行うバス制御部（以下、Ｅ
ＣＵと略す）１１０と、ＢＣＵＩＩＯのバス制御により
不図示のメモリからＢＣＵ　１１０内に読み込まれた命
令コードを読み出しマイクロプログラム制御方式で内部
の各ユニットの処理動作を制御するマイクロシーケンサ
部３４０と、マイクロシーケンサ部３４０から出力され
る演算部制御清報１４１−３に基づきオフセット・アド
レスの計算を含む種々の演算を行う演算部１２０と、マ
イクロシーケンサ部３４０から出力されるＦＡ計算実行
信号１４１−４により演算部１２０で計算されたオフセ
ット・アドレスを物理アドレスに変換計算（ＦＡ計算）
ＬＥＣＵｌ　１０に出力する物理アドレス計算部（以下
、ＰＡＵと略す）３５０と、マイクロシーケンサ部３４
０から出力されるレジスタ指定情報３４３−１によりレ
ジスタの内容の読み出し、書き込み等が行われるレジス
タ・ファイル１３０と、ＢＣＵＩＩＯ，演算部１２０゜
レジスタ・ファイル１３０．ＰＡＵ３５０を接続してい
る内部バス１６０と、外部と内部とを接続するためにＢ
ＣＵＩＩＯに接続している外部バス１７０とを有してい
る。

また、マイクロシーケンサ部３４０は、マイクロプログ
ラム制御方式によりマイコン３００内の各ユニットに制
御信号を出力するマイクロフログラム制御部１４１と、
マイクロプログラム制御部１４１から後述するレジスタ
選択部３４３に出力されるレジスタ参照指示情報１４１
−１．ＥＣＵｌｌｏに出力されるＥＣＵ制御情報１４１
−２゜演算部１２０に出力される演算部制御情報１４１
−３．ＰＡＵ３５０に出力されるＰＡ計算実行信号１４
１−４等の制御信号と、ＢＣＵＩＩＯから読み出した命
令コードがプリフィクス命令である場合にプリフィクス
制御を行うプリフィクス制御部１４２と、プリフィクス
制御部１４２に読み込まれたプリフィクス命令がセグメ
ント・オーバライド・プリフィクス命令である場合にプ
リフィクス制御部１４２から出力されるセグメント・オ
ーバライド・プリフィクス信号１４２−１と、セグメン
ト・オーバライド・プリフィクス信号１４２−１とマイ
クロプログラム制御部１４１から出力されるレジスタ参
照指示情報１４１−１とＢＣＵＩＩＯから読み出される
命令コードとを基にレジスタの選択を行うレジスタ選択
部３４３と、レジスタ選択部３４３からレジスタ・ファ
イル１３０に出力されるレジスタ指定情報３４３−１と
を備えている。

また、ＰＡＵ３５０は、内部バス１６０を介して演算部
１２０から出力されるオフセット・アドレスを読み込み
ラッチするオフセット・アドレス・ラッチ３５１と、レ
ジスタ選択部３４３が出力するレジスタ指定情報３４３
−１により内部バス１６０を介してレジスタ・ファイル
１３０かう出力されるセグメント・レジスタの内容を読
み込みラッチするセグメント・アドレス・ラッチ３５２
と、マイクロプログラム制御部１４１から出力されるＰ
Ａ計算実行信号１４１−４に従いオフセット・アドレス
・ラッチ３５１の内容とセグメント・アドレス・ラッチ
３５２の内容を加算し物理アドレスを生成、出力（ＰＡ
計算処理）するＰＡ計算処理部３５３とにより構成され
ている。

次に、従来のセグメント方式によるセグメント・オーバ
ライド・プリフィクス命令を付随したメモリ操作命令に
よるメモリ空間へのアクセスの処理動作を第３図、第９
図、第１２図を用いて説明する。

なお、メモリ空間は１Ｍバイトとし、セグメント方式の
採用においてセグメント・アドレス、オフセット・アド
レスは共に１６ビツト、物理アドレスは２０ビツトとし
て説明する。

ＢＣＵＩＩＯのバス制御により読み込まれたセグメント
・オーバライド・プリフィクス命令を付随スるメモリ操
作命令は、マイクロシーケンサ部３４０内に読み込まれ
る。

次に、プリフィクス制御部１４２は、読み込まれた命令
にセグメント・オーバライド・プリフィクス命令がある
ため、セグメント・オーバライド・プリフィクス信号１
４２−１をレジスタ選択部３４３に出力する。

一方、マイクロプログラム制御部１４１は、メモリ操作
命令の制御を行うためにレジスタ選択部３４３にレジス
タ参照指示情報１４１−１を出力する。レジスタ選択部
３４３は、セグメント・オーバライド・プリフィクス信
号１４２−１とレジスタ参照指示情報１４１−１と、セ
グメント・オーバライド・プリフィクス命令の命令コー
ドとを基に、所定のセグメント・レジスタを選択しレジ
スタ・ファイル１３０にレジスタ指定情報３４３−１を
出力する。これにより、レジスタ・ファイル１３０から
は所定のセグメント・レジスタの内容、つまりセグメン
ト・アドレスが読み出され、内部バス１６０を介してＰ
ＡＵ３５０内のセグメント・アドレス・ラッチ３５２に
ラッチされる。

一方、演算部１２０は、マイクロシーケンサ部３４０内
のマイクロプログラム制御部１４１が出力する演算部制
御情報１４１−３により、ＢＣＵＩＩＯ内に読み込まれ
た命令コードの一部を基にオフセット・アドレスを計算
する。ＰＡＵ３５０内のオフセット・アドレス・ラッチ
３５１は、演算部１２０で生成され出力されるオフセッ
ト・アドレスを内部バス１６０を介して読み込みラッチ
する。

次に、ＰＡＵ３５０内のＰＡ計算処理部３５３は、マイ
クロプログラム制御部１４１から出力されるＰＡ計算実
行信号１４１−４を受信することにより、セグメント・
アドレス・ラッチ３５２から出力されるセグメント・ア
ドレスと、オフセット・アト、レス・ラッチ３５１から
出力されるオフセット・アドレスとに対し、物理アドレ
スを生成すべくＰＡ計算処理を行い、ＢＣＵＩＩＯに出
力する。このＰＡ計算処理部３５３のＰＡ計算処理は、
第９図、第１２図に示すように、１６ビツトのセグメン
ト・アドレスの下位に’ｏ　ｏ　ｏ　ｏ’（４ビツト）
を付加し２０ビツトとし、１６ビツトのオフセット・ア
ドレスの上位に“００００゜（４ビツト）を付加し２０
ビツトとして加算し、２０ビツトの物理アドレスを生成
するものである。

ＢＣＵＩＩＯはこの物理アドレスを基にメモリに対して
アクセスを行う。

このように、１Ｍバイトのメモリ空間のアクセスにおい
て、第９図に示すようにセグメント・アドレスを４ビツ
トずらしてオフセット・アドレスと加算し、２０ビツト
の物理アドレスを生成する。

ここでは１Ｍバイトのメモリ空間のアクセスについて述
べたが、セグメント・アドレスとオフセット・アドレス
を加算する際にセグメント・アドレスをずらすビット数
の取り方により、アクセス可能な最大メモリ空間のサイ
ズが変化する。例えば、第５図に示すようにセグメント
・アドレスを８ビツトずらしてオフセット・アドレスと
加算し、２４ビツトの物理アドレスを生成すると、最大
１６Ｍバイトのメモリ空間を可能となる。

〔発明が解決しようとする課題〕

上述したように、従来のセグメント方式を採用したマイ
コンには、セグメント・アドレスとオフセット・アドレ
スを固定のビット数分だけずらして加算した結果を物理
アドレスとして生成しているが、ずらすビット数を固定
にしているため、最大メモリ空間のサイズも固定となる
。よって、より大きなメモリ空間を必要とするシステム
には使用できないという問題点がある。

〔課題を解決するための手段〕

本発明によるマイクロコンピュータは、命令コードを入
力しデコードした結果所定の命令の動作の一部を変更す
る機能を有する修飾命令である場合に修飾制御情報を出
力する修飾制御手段と、前記制御記憶情報を検知すると
所定のレジスタを選択するためのレジスタ指定情報を出
力すると共に該レジスタ指定情報に従って読み出された
レジスタの値をシフトするビット量を与えるシフト情報
を出力するレジスタ制御手段と、命令コードの一部に含
まれる値または命令コードで指定されるレジスタに格納
されている値または演算処理部の生成する値と前記シフ
ト情報によってシフトした値とを加算しメモリのアドレ
スを生成するアドレス生成手段とを有することを特徴と
する。

〔実施例〕

本発明の一実旌例を説明する。

本実施例では、１６Ｍバイトのメモリ空間の内下位ＩＭ
バイトのアクセスにのみ有効なセグメント・レジスタと
、１６Ｍバイトの空間全てに有効なセグメント・レジス
タとの２種類のセグメント・レジスタを有するものであ
る。

第１図は、セグメント方式を採用し、前述したような２
種類のセグメント・レジスタを備えた、本実施例のマイ
コン１００である。

ここでは、上述したＩＭバイト空間のアクセスにのみ有
効なセグメント・レジスタをセグメント・レジスタＡ、
１６Ｍバイト空間全てのアクセスに有効なセグメント・
レジスタをセグメント・レジスタＢとして説明する。

ココで、第１図の構成を述べる。

マイコン１００は、内部の各ユニットから出力される制
御信号を受信しバスの制御を行うＢＣＵｌｌｏと、ＢＣ
ＵＩＩＯのバス制御により不図示のメモリからＢＣＵｌ
ｌｏ内に読み込まれた命令コードを読み出しマイクロプ
ログラム制御方式で内部の各ユニットの処理動作を制御
するマイクロシーケンサ部１４０と、マイクロシーケン
サ部１４０から出力される演算部制御情報１４１−３に
基づきオフセット・アドレスの計算を含む種々の演算を
行う演算部１２０と、マイクロシーケンサ部１４０内か
ら出力されるＰＡ計算実行信号１４１−４とセグメント
・アドレス・セレクト信号１４３−１によりオフセット
・アドレスを物理アドレスに変換計算（ＰＡ計算）する
ＰＡＵ　１５０と、マイクロシーケンサ部１４０から出
力されるレジスタ指定情報１４３−２によりレジスタの
内容の読み出し、書き込みが行われるレジスタ・ファイ
ル１３０と、ＢＣＵＩＩＯ，演算部１２０゜レジスタ・
ファイル１３０．ＰＡＵ１５０を接続している内部バス
１６０と、外部と内部とを接続するためにＢＣＵＩＩＯ
に接続している外部バス１７０とを有している。

また、マイクロシーケンサ部１４０は、マイクロプログ
ラム制御方式によりマイコン１００内の各ユニットに制
御信号を出力するマイクロフログラム制御部１４１と、
マイクロプログラム制御部１４１から後述するレジスタ
選択部１４３に出力されるレジスタ参照指示情報１４１
−１．ＥＣＵｌｌｏに出力されるＥＣＵ制御情報１４１
−２゜演算部１２０に出力される演算部制御情報１４１
−３．ＰＡＵＩ　５０に出力されるＰＡ計算実行信号１
４１−４等の制御信号と、ＢＣＵＩＩＯから読み出した
命令コードがプリフィクス命令である場合にプリフィク
ス制御を行うプリフィクス制御部１４２と、プリフィク
ス制御部１４２に読み込まれたプリフィクス命令がセグ
メント・オーバライド・プリフィクス命令である場合に
出力されるセグメント・オーバライド・プリフィクス信
号１４２−１と、セグメント・オーバライド・プリフィ
クス信号１４２−１とマイクロプログラム制御部１４１
から出力されるレジスタ参照指示情報１４１−１とＢＣ
ＵＩＩＯから読み出される命令コードを基にレジスタの
選択を行うレジスタ選択部１４３と、レジスタ選択部１
４３からレジスタ・ファイル１３０に出力されるレジス
タ指定情報１４３−１と、レジスタ選択部１４３からＰ
Ａ’Ｕ１５０に出力されるセグメント・アドレス・セレ
クト信号１４３−２とを備えている。

また、ＰＡＵ１５０は、内部バス１６０を介して演算部
１２０から出力されるオフセット・アドレスを読み込み
ラッチするオフセット・アドレス・ラッチ１５１と、レ
ジスタ選択部１４３が出力するレジスタ指定情報１４３
−１により内部バス１６０を介してレジスタ・ファイル
１３０かう出力されるセグメント・レジスタの内容を読
み込みラッチするセグメント・アドレス・ラッチ１５２
と、セグメント・アドレス・セレクト信号１４３−２に
よりセグメント・アドレス・ラッチ１５２から出力され
る内容の構成を変えて出力するセレクター１５４と、マ
イクロプログラム制御部１４１から出力されるＰＡ計算
実行信号１４１−４に従いセレクター１５４から出力さ
れる値とオフセット・アドレス・ラッチ１５１の内容と
を加算し物理アドレスを生成、出力（ＦＡ計算処理）す
るＦＡ計算処理部１５３とにより構成されている。

次に、本実施例におけるセグメント・レジスタＡを使用
したセグメント・オーバライド・プリフィクス命令を付
随したメモリ操作命令によるメモリ空間へのアクセスと
、セグメント・レジスタＢを使用したセグメント・オー
バライド・プリフィクス命令を付随したメモリ操作命令
によるメモリ空間へのアクセスの処理動作を説明する。

なお、本実施例においては、セグメント・アドレスは１
６ビツト、オフセット・アドレスは１６ビツト、物理ア
ドレスは２４ビツトとして説明する。

まず、セグメント・レジスタＡを使用した場合について
、第１図、第４図、第１０図を用いて説明する。

本実施例におけるセグメント・レジスタＡを使用したメ
モリ空間へのアクセスの処理動作で従来例の場合と異な
る点は、レジスタ選択部１４３はレジスタ・ファイル１
３０に対してレジスタ指定情報１４３−１を出力し、更
に、ＰＡＵ　１５０内のセレクター１５４に対しセグメ
ント・アドレス・セレクト信号１４３−２＝　’０’　
を所定の期間出力し、ＰＡＵ　１５０における物理アド
レスを生成する処理動作がこのセグメント・アドレス・
セレクト信号１４３−２に基づいて行われるという点で
ある。

以下に、ＰＡＵ］５０の物理アドレスを生成する処理動
作を述べる。

ＰＡＵ１５０内のオフセット・アドレス・ラッチ１５１
とセグメント・アドレス・ラッチ１５２は、従来と同様
にそれぞれオフセット・アドレス、セグメント・アドレ
スをラッチする。

次に、セグメント・アドレス・ラッチ１５２にラッチさ
れたセグメント・アドレスは、セレクター１５４に出力
される。セレクター１５４では、第１０図に示すように
セグメント・アドレス・セレクト信号１４３−２＝　’
０’であるために、セグメント・アドレスの上位に　０
０００’（４ビツト）を付加した２０ビツトの値（第１
０図の■）が選択されＰＡ計算処理部１５３に出力され
る。これによりＰＡ計算処理部１５３は、マイクロフロ
グラム制御部１４１から出力されるＰＡ計’ｌｔ実行信
号１４１−４に従い、セレクター１５４から出力される
２０ビツトの内容と、オフセット・アドレス・ラッチ１
５２から出力されるオフセット・アドレスとを第４図に
示すように４ビツトずらしで加算し物理アドレスを生成
して、ＥＣＵｌｌｏに対し出力する。

次に、セグメント・レジスタＢを使用した場合について
、第１図、第５図、第１０図を用いて説明する。

本実施例におけるセグメント・レジスタＢを使用したメ
モリ空間へのアクセスの処理動作でセグメント・レジス
タＡを使用した場合と異なる点は、以下の様な点である
。

レジスタ選択部１４３は、セレクター１５４に対してセ
グメント・アドレス・セレクト信号１４３−２＝“１゛
を出力する。これにより、セレクター１５４では、第１
０図に示すようにセグメント・アドレスの下位に’００
００’（４ビツト）を付加した２０ビツトの値（第１０
図の■）が選択されＰＡ計算処理部１５３に出力される
。ＦＡ計算処理部１５３は、セレクター１５４から出力
される２０ビツトの内容と、オフセット・アドレス・ラ
ッチ１５２から出力されるオフセット・アドレスを第５
図に示すように８ビツトずらしで加算し物理アドレスを
生成して、ＢＣＵＩＩＯに対し出力する。

上述したように本実施例のマイコンは、１Ｍバイトのメ
モリ空間、１６Ｍバイトのメモリ空間のメモリ空間と、
それぞれに対応したセグメント・レジスタ、セグメント
・オーバライド・プリフィクス命令を有する。

次に、本発明の他の実施例を説明する。本実施例では前
の実施例と同じく、セグメント方式を採用しているもの
である。更に、アドレス０番地から１Ｍバイトまでのメ
モリ空間をアクセスするのに有効なセグメント・レジス
タ、アドレス０番地から１６Ｍバイトまでのメモリ空間
をアクセスするのに有効なセグメント・レジスタ、アド
レス０番地から２５６Ｍバイトまでのメモリ空間をアク
セスするのに有効なセグメント・レジスタ、・・・等の
複数種のセグメント・レジスタを有するものである。

第２図は本実施例のマイコン２００で、前述した種々の
セグメント・レジスタのうちＩＭバイト空間に対し有効
なセグメント・レジスタをセグメント・レジスタＡ、１
６Ｍバイト空間に対し有効なセグメント・レジスタをセ
グメント・レジスタＢ、２５６Ｍバイト空間に対し有効
なセグメント・レジスタをセグメント・レジスタＣとす
る３種類を備えた場合を例として説明する。

ここで、第２図の構成を述べる。マイコン２００の構成
要素が実施例１と異なる点は、マイクロシーケンサ部１
４０内のレジスタ選択部２４３が、ＰＡＵ　１５０内の
セレクター２５４に出力する１本のセグメント・アドレ
ス・セレクト信号の代わりに、セグメント・アドレスの
選択情報をコード化したセグメント・アドレス・セレク
ト情報２４３−２（ここでは、３種類のセグメント・レ
ジスタを有するとしているので、２ビツトのコードとす
る）を出力する点である。

次に、本実施例におけるセグメント・オーバライド・プ
リフィクス命令を付随したメモリ操作命令によるメモリ
空間へのアクセスで、セグメント・レジスタＡを使用し
た場合と、セグメント・レジスタＢを使用した場合と、
セグメント・レジスタＣを使用した場合の処理動作を説
明する。

なお、本実施例においては、セグメント・レジスタは１
６ビツト、オフセット・アドレスは１６ビツト、物理ア
ドレスは２８ビツトとして説明する。

まず、セグメント・レジスタＡを使用した場合について
、第２図、第６図、第１１図を用いて説明する。

本実施例におけるセグメント・レジスタＡを使用したメ
モリ空間へのアクセスの処理動作で従来例、実施例１の
場合と異なる点は、レジスタ選択部２４３はレジスタ・
ファイル１３０に対してレジスタ指定情報２４３−１を
出力し、更に、ＰＡＵ１５０内のセレクター２５４に対
しセグメント・アドレス・セレクト情報２４３−２＝　
’００’　を所定の期間出力し、ＰＡＵ１５０における
物理アドレスを生成する処理動作がこのセグメント・ア
ドレス・セレクト情報２４３−２に基づいて行われると
いう点である。

以下に、ＰＡＵ１５０の物理アドレスを生成する処理動
作を述べる。

ＰＡＵ１５０内のオフセット・アドレス・ラッチ１５１
とセグメント・アドレス・ラッチ１５２は、従来例、実
施例１と同様にそれぞれオフセット・アドレス、セグメ
ント・アドレスをラッチする。

次に、セグメント・アドレス・ラッチ１５２にラッチさ
れたセグメント・アドレスは、セレクター２５４に出力
される。セレクター２５４では、第１１図に示すように
セグメント・アドレス・セレクト情報２４３−２＝　“
００°がデコードされた結果に従い、セグメント・アド
レスの上位に’００００００００’　（８ビツト）を付
加した２４ビツトの値（第１１図の■）が選択されＰＡ
計算処理部１５３に出力される。これにより、ＰＡ計算
処理部１５３は、マイクロプログラム制御部１４１から
出力されるＰＡ計算実行信号１４１−４に従い、セレク
ター２５４から出力さｈる２８ビツトの内容と、オフセ
ット・アドレス・ラッチ１５２から出力されるオフセッ
ト・アドレスとを第６図に示すように４ビツトずらしで
加算し物理アドレスを生成して、ＢＣＵＩＩＯに対し出
力する。

次に、セグメント・レジスタＢを使用した場合について
、第２図、第７図、第１１図を用いて説明する。

レジスタ選択部２４３は、セレクター２５４に対してセ
グメント・アドレス・セレノ）ｔｆｆ報２４３−２＝“
０１′を出力する。これにより、セレクター２５４では
、第１１図に示すようにセグメント・アドレスの上位に
“００００“（４ビツト）、下位に００００’（４ビツ
ト）を付加した２４ビツトの値（第１１図の■）が選択
されＰＡ計算処理部１５３に出力される。ＰＡ計算処理
部１５３は、マイクロプログラム制御部１４１から出力
されるＰＡ計算実行信号１４１−４に従い、セレクター
２５４から出力される２４ビツトの内容と、オフセット
・アドレス・ラッチ１５２から出力されるオフセット・
アドレスを第７図に示すように８ビツトずらしで加算し
物理アドレスを生成して、ＢＣＵＩ　１０に対して出力
する。

次に、セグメント・レジスタＣを使用した場合について
、第２図、第８図、第１１図を用いて説明する。

本実施例におけるセグメント・レジスタＣを使用したメ
モリ空間へのアクセスの処理動作でセグメント・レジス
タＣを使用した場合と異なる点は、以下の様な点である
。

レジスタ選択部２４３は、セレクター２５４に対してセ
グメント・アドレス・セレクト情報２４３−２＝’ｌＯ
’を出力する。これにより、セレクター２５４では、第
１１図に示すようにセグメント・アドレスの上位に００
００００００’　（８ビツト）を付加した２４ビツトの
値（第１１図の◎）が選択されＰＡ計算処理部１５３に
出力される。ＰＡ計算処理部１５３は、マイクロプログ
ラム制御部１４１から出力されるＰＡ計算実行信号１４
１−４に従い、セレクター２５４から出力される２４ビ
ツトの内容と、オフセット・アドレス・ラッチ１５２か
ら出力されるオフセット・アドレスを第８図に示すよう
に１２ビツトずらしで加算し物理アドレスを生成して、
ＢＣＵＩＩＯに対し出力する。

ここでは、３種類のセグメント・レジスタを備えた場合
を例にとり述べたが、複数種のセグメント・レジスタを
備えた場合についても同様にアクセス可能なことは明ら
かである。

上述したように本実施例のマイコンは、１Ｍバイトのメ
モリ空間、１６Ｍバイトのメモリ空間。

２５６Ｍバイトのメモリ空間、・・・等の種々のサイズ
の異なるメモリ空間と、それぞれに対応したセグメント
・レジスタ、セグメント・オーバライド・プリフィクス
命令を有する。

〔発明の効果〕

上述したように、本発明によるマイコンは種々のサイズ
のメモリ空間と、それぞれに対応したセグメント・レジ
スタ及びセグメント・オーバライド・プリフィクス命令
を有する。そして、ＰＡ計算におけるセグメント・アド
レスとオフセット・アドレスを加算する際にずらすビッ
ト数は、プログラムにおいて、セグメント・オーバライ
ド・プリフィクス命令を使い分けることで変更可能であ
る。これにより、プログラムにおいて種々のサイズのメ
モリ空間をアクセス可能となり、従来の小メモリ空間用
に作成されたプログラムをそのまま使用することが可能
で、またより大きいメモリ空間を操作するフログラムを
追加して同時に実行することが可能である。

【図面の簡単な説明】

第１図は本発明の実施例１のブロック図、第２図は他の
実施例２のブロック図、第３図は従来例のブロック図、
第４図は上記−実施例のＩＭバイト空間の物理アドレス
計算方法図、第５図は従来例および一実施例の１６Ｍバ
イト空間の物理アドレス計算方法図、第６図は他の実施
例のＬＭバイト空間の物理アドレス計算方法図、第７図
は他の実施例の１６Ｍバイト空間の物理アドレス計算方
法図、第８図は他の実施例２の２５６Ｍバイト空間の物
理アドレス計算方法図、第９図は従来例のＩＭバイト空
間の物理アドレス計算方法図、第１０図は一実施例の物
理アドレス計算の処理の流れ図、第１１図は他の実施例
の物理アドレス計算の処理の流れ図、第１２図は従来例
の物理アドレス計算の処理の流れ図である。１００．２００，３００・・・・・・マイクロコンピュ
ータ、１１０・・・・・・バス制御部（ＥＣＵ）、１２
０・・・・・演算部、１３０・・・・・・レジスタ・フ
ァイル、１４０．３４０・・・・・・マイクロ・シーケ
ンサ部、１４１・・・・・・マイクロプログラム制御部
、１４１−１・・・・・・レジスタ参照指示情報、１４
１−２・・・・・バス制御部制御情報（ＥＣＵ制御情報
）、１４１−３・・・・・・演算部制御情報、１４１−
４・・・・・・ＰＡ計算実行信号、１４２・・・・・・
プリフィクス制御部、１４２−１・・・・・セグメント
・オーバライド・プリフィクス信号、１４３．２４３，
３４３・・・・・・レジスタ選択部、１４３−１，２４
３−１，３４３−１・・・・・・レジスタ指定情報、１
４３−２・・・・・・セグメント・アドレス・セレクト
信号、２４３−２・・・・・・セグメント・アドレス・
セレクト情報、１５０，３５０・・・・・・物理アドレ
ス計算部（ＰＡＵ）、１５１，３５１・・・・・・オフ
セット・アドレス・ラッチ、１５２，３５２・・・・・
・セグメント・アドレス・ラッチ、１５３゜３５３・・
・・・・物理アドレス計算処理部（ＰＡ計算処理部）、
１５４，３５４・・・・・・セレクター　１６０・・・
・・・内部ハス、１７０・・・・・・外部バス。

Claims

【特許請求の範囲】

命令コードを入力しデコードした結果所定の命令の動作
の一部を変更する機能を有する修飾命令である場合に修
飾制御情報を出力する修飾制御手段と、前記制御記憶情
報を検知すると所定のレジスタを選択するためのレジス
タ指定情報を出力すると共に該レジスタ指定情報に従っ
て読み出されたレジスタの値をシフトするビット量を与
えるシフト情報を出力するレジスタ制御手段と、命令コ
ードの一部に含まれる値または命令コードで指定される
レジスタに格納されている値または演算処理部の生成す
る値と前記シフト情報によってシフトした値とを加算し
メモリのアドレスを生成するアドレス生成手段とを有す
ることを特徴とするマイクロコンピュータ。