JP2658473B2

JP2658473B2 - マイクロコンピュータ

Info

Publication number: JP2658473B2
Application number: JP2046087A
Authority: JP
Inventors: 里佳藪井; 勝己三浦
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-02-26
Filing date: 1990-02-26
Publication date: 1997-09-30
Anticipated expiration: 2012-09-30
Also published as: EP0444624A3; JPH03248240A; EP0444624A2

Description

【発明の詳細な説明】〔産業上の利用分野〕メモリのアドレッシングにセグメント方式を採用した
マイクロコンピュータに関する。

〔従来の技術〕

マイクロコンピュータ（以下、マイコンという）に
は、アクセスするメモリのアドレスを生成するためにセ
グメント方式をとるものがある。

セグメント方式とは、アドレスがメモリ空間を分割す
る任意のサイズからなる複数の論理セグメントの開始ア
ドレスであるセグメント値と、このセグメント開始アド
レスからのオフセット分を示すオフセット値とからな
り、メモリをアクセスする場合にセグメント値とオフセ
ット値とを任意のビット数ずらして加算した値をアドレ
スとするものである。加算した値を物理アドレスと呼
び、オフセット値をオフセット・アドレスと呼ぶ。例え
ば、1Mバイトのメモリ空間を64Kバイトからなる複数の
論理セグメントに分割した場合、セグメント値とオフセ
ット値がそれぞれ16ビットから成っているとすると、セ
グメント値を４ビットずらしてオフセット値と加算し物
理アドレスを得るものである。

また、マイコンの有する命令セットにプリフィクス命
令を含むものがある。プリフィスク命令は、演算命令や
転送命令に前置することにより、命令の基本動作の一部
を変更するための、いわば修飾命令である。例えば、メ
モリとレジスタ間のデータ転送命令において、メモリア
ドレスのセグメント値を置き換える所定のレジスタ（セ
グメント・レジスタ）を別のセグメント・レジスタで与
えるためにプリフィスク命令（セグメント・オーバライ
ド・プリフィクス命令）が設定される。

ここで対象とするマイコンは、セグメント方式を採用
し、セグメント・オーバライド・プリフィクス命令を備
えるものとする。

第３図は、セグメント方式を採用した従来のマイコン
300である。ここで、第３図のマイコン300の構成を述べ
る。

マイコン300は、内部の各ユニットから出力される制
御信号を受信しバスの制御を行うバス制御部（以下、BC
Uと略す）110と、BCU110のバス制御により不図示のメモ
リからBCU110内に読み込まれた命令コードを読み出しマ
イクロプログラム制御方式で内部の各ユニットの処理動
作を制御するマイクロシーケンサ部340と、マイクロシ
ーケンサ部340から出力される演算部制御情報141−３に
基づきオフセット・アドレスの計算を含む種々の演算を
行う演算部120と、マイクロシーケンサ部340から出力さ
れるPA計算実行信号141−４により演算部120で計算され
たオフセット・アドレスを物理アドレスに変換計算（PA
計算）しBCU110に出力する物理アドレス計算部（以下、
PAUと略す）350と、マイクロシーケンサ部340から出力
されるレジスタ指定情報343−１によりレジスタの内容
の読み出し，書き込み等が行われるレジスタ・ファイル
130と、BCU110,演算部120,レジスタ・ファイル130,PAU3
50を接続している内部バス160と、外部と内部とを接続
するためにBCU110に接続している外部バス170とを有し
ている。

また、マイクロシーケンサ部340は、マイクロプログ
ラム制御方式によりマイコン300内の各ユニットに制御
信号を出力するマイクロプログラム制御部141と、マイ
クロプログラム制御部141から後述するレジスタ選択部3
43に出力されるレジスタ参照指示情報141−1,BCU110に
出力されるBCU制御情報141−2,演算部120に出力される
演算部制御情報141−3,PAU350に出力されるPA計算実行
信号141−４等の制御信号と、BCU110から読み出した命
令コードがプリフィクス命令である場合にプリフィクス
制御を行うプリフィクス制御部142と、プリフィクス制
御部142に読み込まれたプリフィクス命令がセグメント
・オーバライド・プリフィクス命令である場合にプリフ
ィクス制御部142から出力されるセグメント・オーバラ
イト・プリフィクス信号142−１と、セグメント・オー
バライド・プリフィクス信号142−１とマイクロプログ
ラム制御部141から出力されるレジスタ参照指示情報141
−１とBCU110から読み出される命令コードとに基にレジ
スタの選択を行うレジスタ選択部343と、レジスタ選択
部343からレジスタ・ファイル130に出力されるレジスタ
指定情報343−１とを備えている。

また、PAU350は、内部バス160を介して演算部120から
出力されるオフセット・アドレスを読み込みラッチする
オフセット・アドレス・ラッチ351と、レジスタ選択部3
43が出力するレジスタ指定情報343−１により内部バス1
60を介してレジスタ・ファイル130から出力されるセグ
メント・レジスタの内容を読み込みラッチするセグメン
ト・アドレス・ラッチ352と、マイクロプログラム制御
部141から出力されるPA計算実行信号141−４に従いオフ
セット・アドレス・ラッチ351の内容とセグメント・ア
ドレス・ラッチ352の内容を加算し物理アドレスを生
成，出力（PA計算処理）するPA計算処理部353とにより
構成されている。

次に、従来のセグメント方式によるセグメント・オー
バライド・プリフィクス命令を付随したメモリ操作命令
によるメモリ空間へのアクセスの処理動作を第３図，第
９図，第12図を用いて説明する。

なお、メモリ空間は1Mバイトとし、セグメント方式の
採用においてセグメント・アドレス，オフセット・アド
レスは共に16ビット、物理アドレスは20ビットとして説
明する。

BCU110のバス制御により読み込まれたセグメント・オ
ーバライド・プリフィクス命令を付随するメモリ操作命
令は、マイクロシーケンサ部340内に読み込まれる。

次に、プリフィクス制御部142は、読み込まれた命令
にセグメント・オーバライド・プリフィクス命令がある
ため、セグメント・オーバライド・プリフィクス信号14
2−１をレジスタ選択部343に出力する。

一方、マイクロプログラム制御部141は、メモリ操作
命令の制御を行うためにレジスタ選択部343にレジスタ
参照指示情報141−１を出力する。レジスタ選択部343
は、セグメント・オーバライド・プリフィクス信号142
−１とジススタ参照指示情報141−１と、セグメント・
オーバライド・プリフィクス命令の命令コードとを基
に、所定のセグメント・レジスタを選択しレジスタ・フ
ァイル130にレジスタ指定情報343−１を出力する。これ
により、レジスタ・ファイル130からは所定のセグメン
ト・レジスタの内容、つまりセグメント・アドレスが読
み出され、内部バス160を介してPAU350内のセグメント
・アドレス・ラッチ352にラッチされる。

一方、演算部120は、マイクロシーケンサ部340内のマ
イクロプログラム制御部141が出力する演算部制御情報1
41−３により、BCU110内に読み込まれた命令コードの一
部を基にオフセット・アドレスを計算する。PAU350内の
オフセット・アドレス・ラッチ351は、演算部120で生成
され出力されるオフセット・アドレスを内部バス160を
介して読み込みラッチする。

次に、PAU350内のPA計算処理部353は、マイクロプロ
グラム制御部141から出力されるPA計算実行信号141−４
を受信することにより、セグメント・アドレス・ラッチ
352から出力されるセグメント・アドレスと、オフセッ
ト・アドレス・ラッチ351から出力されるオフセット・
アドレスとに対し、物理アドレスを生成すべくPA計算処
理を行い、BCU110に出力する。このPA計算処理部353のP
A計算処理は、第９図，第12図に示すように、16ビット
のセグメント・アドレスの下位に‘0000'（４ビット）
を付加し20ビットとし、16ビットのオフセット・アドレ
スの上位に‘0000'（４ビット）を付加し20ビットとし
て加算し、20ビットの物理アドレスを生成するものであ
る。

BCU110はこの物理アドレスを基にメモリに対してアク
セスを行う。

このように、1Mバイトのメモリ空間のアクセスにおい
て第９図に示すようにセグメント・アドレスを４ビット
ずらしてオフセット・アドレスと加算し、20ビットの物
理アドレスを生成する。

ここでは1Mバイトのメモリ空間にアクセスについて述
べたが、セグメント・アドレスとオフセット・アドレス
を加算する際にセグメント・アドレスをずらすビット数
の取り方により、アクセス可能な最大メモリ空間のサイ
ズが変化する。例えば、第５図に示すようにセグメント
・アドレスを８ビットずらしてオフセット・アドレスと
加算し、24ビットの物理アドレスを生成すると、最大16
Mバイトのメモリ空間を可能となる。

〔発明が解決しようとする課題〕

上述したように、従来のセグメント方式を採用したマ
イコンには、セグメント・アドレスをオフセット・アド
レスを固定のビット数分だけずらして加算した結果を物
理アドレスとして生成しているが、ずらすビット数を固
定しているため、最大メモリ空間のサイズも固定とな
る。よって、より大きなメモリ空間を必要とするシステ
ムには使用できないという問題点がある。

〔課題を解決するための手段〕

本発明によるマイクロコンピュータは、命令コードを
入力しデコードした結果所定の命令の動作の一部を変更
する機能を有する修飾命令である場合に修飾制御情報を
出力する修飾制御手段と、前記制御記憶情報を検知する
と所定のレジスタを選択するためのレジスタ指定情報を
出力すると共に該レジスタ指定情報に従って読み出され
たレジスタの値をシフトするビット量を与えるシフト情
報を出力するレジスタ制御手段と、命令コードの一部に
含まれる値または命令コードで指定されるレジスタに格
納されている値または演算処理部の生成する値と前記シ
フト情報によってシフトした値とを加算しメモリのアド
レスを生成するアドレス生成手段とを有することを特徴
とする。

〔実施例〕

本発明の一実施例を説明する。

本実施例では、16Mバイトのメモリ空間の内下位1Mバ
イトのアクセスにのみ有効なセグメント・レジスタと、
16Mバイトの空間全てに有効なセグメント・レジスタと
の２種類のセグメント・レジスタを有するものである。

第１図は、セグメント方式を採用し、前述したような
２種類のセグメント・レジスタを備えた、本実施例のマ
イコン100である。

ここでは、上述した1Mバイト空間のアクセスにのみ有
効なセグメント・レジスタをセグメント・レジスタＡ、
16Mバイト空間全てのアクセスに有効なセグメント・レ
ジスタをセグメント・レジスタＢとして説明する。

ここで、第１図の構成を述べる。

マイコン100は、内部の各ユニットから出力される制
御信号を受信しバスの制御を行うBCU110と、BCU110のバ
ス制御により不図示のメモリからBCU110内に読み込まれ
た命令コードを読み出しマイクロプログラム制御方式で
内部の各ユニットの処理動作を制御するマイクロシーケ
ンサ部140と、マイクロシーケンサ部140から出力される
演算部制御情報141−３に基づきオフセット・アドレス
の計算を含む種々の演算を行う制御部120と、マイクロ
シーケンサ部140内から出力されるPA計算実行信号141−
４とセグメント・アドレス・セレクト信号143−１によ
りオフセット・アドレスを物理アドレスに変換計算（PA
計算）するPAU150と、マイクロシーケンサ部140から出
力されるレジスタ指定情報143−２によりレジスタの内
容の読み出し，書き込みが行われるレジスタ・ファイル
130と、BCU110,演算部120,レジスタ・ファイル130,PA15
0を接続している内部バス160と、外部と内部とを接続す
るためにBCU110に接続している外部バス170とを有して
いる。

また、マイクロシーケンサ部140は、マイクロプログ
ラム制御方式によりマイコン100内の各ユニットに制御
信号を出力するマイクロプログラム制御部141と、マイ
クロプログラム制御部141から後述するレジスタ選択部1
43に出力されるレジスタ参照指示情報141−1,BCU110に
出力されるBCU制御情報141−2,演算部120に出力される
演算部制御情報141−3,PAU150に出力されるPA計算実行
信号141−４等の制御信号と、BCU110から読み出した命
令コードがプリフィクス命令である場合にプリフィクス
制御を行うプリフィクス制御部142と、プリフィクス制
御部142に読み込まれたプリフィクス命令がセグメント
・オーバライド・プリフィクス命令である場合に出力さ
れるセグメント・オーバライド・プリフィクス信号142
−１、セグメント・オーバライド・プリフィクス信号14
2−１とマイクロプログラム制御部141から出力されるレ
ジスタ参照指示情報141−１とBCU110から読み出される
命令モードを基にレジスタの選択を行うレジスタ選択部
143と、レジスタ選択部143からレジスタ・ファイル130
に出力されるレジスタ指定情報143−１と、レジスタ選
択部143からPAU150に出力されるセグメント・アドレス
・セレクト信号143−２とを備えている。

また、PAU150は、内部バス160を介して演算部120から
出力されるオフセット・アドレスを読み込みラッチする
オフセット・アドレス・ラッチ151と、レジスタ選択部1
43が出力するレジスタ指定情報143−１により内部バス1
60を介してレジスタ・ファイル130から出力されるセグ
メント・レジスタの内容を読み込みラッチするセグメン
ト・アドレス・ラッチ152と、セグメント・アドレス・
セレクト信号143−２によりセグメント・アドレス・ラ
ッチ152から出力される内容の構成を変えて出力するセ
レクター154と、マイクロプログラム制御部141から出力
されるPA計算実行信号141−４に従いセレクター154から
出力される値とオフセット・アドレス・ラッチ151の内
容とを加算し物理アドレスを生成，出力（PA計算処理）
するPA計算処理部153とにより構成されている。

次に、本実施例におけるセグメント・レジスタＡを使
用したセグメント・オーバライド・プリフィクス命令を
付随したメモリ操作命令によるメモリ空間へのアクセス
と、セグメント・レジスタＢを使用したセグメント・オ
ーバライド・プリフィクス命令を付随したメモリ操作命
令によるメモリ空間へのアクセスの処理動作を説明す
る。なお、本実施例においては、セグメント・アドレス
は16ビット、オフセット・アドレスは16ビット、物理ア
ドレスは24ビットとして説明する。

まず、セグメント・レジスタＡを使用した場合につい
て、第１図，第４図，第10図を用いて説明する。

本実施例におけるセグメント・レジスタＡを使用した
メモリ空間へのアクセスの処理動作で従来例の場合と異
なる点は、レジスタ選択部143はレジスタ・ファイル130
に対してレジスタ指定情報143−１を出力し、更に、PAU
150内のセレクター154に対しセグメント・アドレス・セ
レクト信号143−２＝‘0'を所定の期間出力し、PAU150
における物理アドレスを生成する処理動作がこのセグメ
ント・アドレス・セレクト信号143−２に基づいて行わ
れるという点である。

以下に、PAU150の物理アドレスを生成する処理動作を
述べる。

PAU150内のオフセット・アドレス・ラッチ151とセグ
メント・アドレス・ラッチ152は、従来と同様にそれぞ
れオフセット・アドレス，セグメント・アドレスをラッ
チする。

次に、セグメント・アドレス・ラッチ152にラッチさ
れたセグメント・アドレスは、セレクター154に出力さ
れる。セレクター154では、第10図に示すようにセグメ
ント・アドレス・セレクト信号143−２＝‘0'であるた
めに、セグメント・アドレスの上位に‘0000'（４ビッ
ト）を付加した20ビットの値（第10図の）が選択され
PA計算処理部153に出力される。これによりPA計算処理
部153は、マイクロプログラム制御部141から出力される
PA計算実行信号141−４に従い、セレクター154から出力
される20ビットの内容と、オフセット・アドレス・ラッ
チ152から出力されるオフセット・アドレスとを第４図
に示すように４ビットずらしで加算し物理アドレスを生
成して、BCU110に対し出力する。

次に、セグメント・レジスタＢを使用した場合につい
て、第１図，第５図，第10図を用いて説明する。

本実施例におけるセグメント・レジスタＢを使用した
メモリ空間へのアクセスの処理動作でセグメント・レジ
スタＡを使用した場合と異なる点は、以下の様な点であ
る。

レジスタ選択部143は、セレクター154に対してセグメ
ント・アドレス・セレクト信号143−２＝‘1'を出力す
る。これにより、セレクター154では、第10図に示すよ
うにセグメント・アドレスの下位に‘0000'（４ビッ
ト）を付加した20ビットの値（第10図の）が選択され
PA計算処理部153に出力される。PA計算処理部153は、セ
レクター154から出力される20ビットの内容と、オフセ
ット・アドレス・ラッチ152から出力されるオフセット
・アドレスを第５図に示すように８ビットずらしで加算
し物理アドレスを生成して、BCU110に対し出力する。

上述したように本実施例のマイコンは、1Mバイトのメ
モリ空間,16Mバイトのメモリ空間のメモリ空間と、それ
ぞれに対応したセグメント・レジスタ，セグメント・オ
ーバライド・プリフィクス命令を有する。

次に、本発明の他の実施例を説明する。本実施例では
前の実施例と同じく、セグメント方式を採用しているも
のである。更に、アドレス０番地から1Mバイトまでのメ
モリ空間をアクセスするのに有効なセグメント・レジス
タ，アドレス０番地から16Mバイトまでのメモリ空間を
アクセスするのに有効なセグメント・レジスタ，アドレ
ス０番地から256Mバイトまでのメモリ空間をアクセスす
るのに有効なセグメント・レジスタ，…等と複数種のセ
グメント・レジスタを有するものである。

第２図は本実施例のマイコン200で、前述した種々の
セグメント・レジスタのうち1Mバイト空間に対し有効な
セグメント・レジスタをセグメント・レジスタＡ、16M0
バイト空間に対し有効なセグメント・レジスタをセグメ
ント・レジスタＢ、256Mバイト空間に対し有効なセグメ
ント・レジスタをセグメント・レジスタＣとする３種類
を備えた場合を例として説明する。

ここで、第２図の構成を述べる。マイコン200の構成
要素が実施例１と異なる点は、マイクロシーケンサ部14
0内のレジスタ先端部243が、PAU150内のセレクター254
に出力する１本のセグメント・アドレス・セレクト信号
の代わりに、セグメント・アドレスの選択情報をコード
化したセグメント・アドレス・セレクト情報243−２
（ここでは、３種類のセグメント・レジスタを有すると
しているので、２ビットのコードとする）を出力する点
である。

次に、本実施例におけるセグメント・オーバライド・
プリフィクス命令を付随したメモリ操作命令によるメモ
リ空間へのアクセスで、セグメント・レジスタＡを使用
した場合と、セグメント・レジスタＢを使用した場合
と、セグメント・レジスタＣを使用した場合の処理動作
を説明する。

なお、本実施例においては、セグメント・レジスタは
16ビット，オフセット・アドレスは16ビット，物理アド
レスは28ビットとして説明する。

まず、セグメント・レジスタＡを使用した場合につい
て、第２図，第６図，第11図を用いて説明する。

本実施例におけるセグメント・レジスタＡを使用した
メモリ空間へのアクセスの処理動作で従来例，実施例１
の場合と異なる点は、レジスタ選択部243はレジスタ・
ファイル130に対してレジスタ指定情報243−１を出力
し、更に、PAU150内のセレクター254に対しセグメント
・アドレス・セレクト情報を243−２＝‘00'を所定の期
間出力し、PAU150における物理アドレスを生成する処理
動作がこのセグメント・アドレス・セレクト情報243−
２に基づいて行われるという点である。

PAU150内のオフセット・アドレス・ラッチ151とセグ
メント・アドレス・ラッチ152は、従来例，実施例１と
同様にそれぞれオフセット・アドレス，セグメント・ア
ドレスをラッチする。

次に、セグメント・アドレス・ラッチ152にラッチさ
れたセグメント・アドレスは、セレクター254に出力さ
れる。セレクター254では、第11図に示すようにセグメ
ント・アドレス・セレクト情報243−２＝‘00'がデコー
ドされた結果に従い、セグメント・アドレスの上位に
‘00000000'（８ビット）を付加した24ビットの値（第1
1図の）が選択されPA計算処理部153に出力される。こ
れにより、PA計算処理部153は、マイクロプログラム制
御部141から出力されるPA計算実行信号141−４に従い、
セレクター254から出力される28ビットの内容と、オフ
セット・アドレス・ラッチ152から出力されるオフセッ
ト・アドレスとを第６図に示すように４ビットずらしで
加算し物理アドレスを生成して、BCU110に対し出力す
る。

次に、セグメント・レジスタＢを使用した場合につい
て、第２図，第７図，第11図を用いて説明する。

レジスタ選択部243は、セレクター254に対してセグメ
ント・アドレス・セレクト情報243−２＝‘01'を出力す
る。これにより、セレクター254では、第11図に示すよ
うにセグメント・アドレスの上位に‘0000'（４ビッ
ト）、下位に‘0000'（４ビット）を付加した24ビット
の値（第11図の）が選択されPA計算処理部153に出力
される。PA計算処理部153は、マイクロプログラム制御
部141から出力されるPA計算実行信号141−４に従い、セ
レクター254から出力される24ビットの内容と、オフセ
ット・アドレス・ラッチ152から出力されるオフセット
・アドレスを第７図に示すように８ビットずらしで加算
し物理アドレスを生成して、BCU110に対して出力する。

次に、セグメント・レジスタＣを使用した場合につい
て、第２図，第８図，第11図を用いて説明する。

本実施例におけるセグメント・レジスタＣを使用した
メモリ空間へのアクセスの処理動作でセグメント・レジ
スタＣを使用した場合と異なる点は、以下の様な点であ
る。

レジスタ選択部243は、セレクター254に対してセグメ
ント・アドレス・セレクト情報243−２＝‘10'を出力す
る。これにより、セレクター254では、第11図に示すよ
うにセグメント・アドレスの上位に‘00000000'（８ビ
ット）を付加した24ビットの値（第11図の）が選択さ
れPA計算処理部153に出力される。PA計算処理部153は、
マイクロプログラム制御部141から出力されるPA計算実
行信号141−４に従い、セレクター254から出力される24
ビットの内容と、オフセット・アドレス・ラッチ152か
ら出力されるオフセット・アドレスを第８図に示すよう
に12ビットずらしで加算し物理アドレスを生成して、BC
U110に対し出力する。

ここでは、３種類のセグメント・レジスタの備えた場
合を例にとり述べたが、複数種のセグメント・レジスタ
を備えた場合についても同様にアクセス可能なことは明
らかである。

上述したように本実施例のマイコンは、1Mバイトのメ
モリ空間,16Mバイトのメモリ空間,256Mバイトのメモリ
空間，…等の種々のサイズの異なるメモリ空間と、それ
ぞれに対応したセグメント・レジスタ，セグメント・オ
ーバライド・プリフィクス命令を有する。

〔発明の効果〕

上述したように、本発明によるマイコンは種々のサイ
ズのメモリ空間と、それぞれに対応したセグメント・レ
ジスタ及びセグメント・オーバライド・プリフィクス命
令を有する。そして、PA計算におけるセグメント・アド
レスとオフセット・アドレスを加算する際にずらすビッ
ト数は、プログラムにおいて、セグメント・オーバライ
ド・プリフィクス命令を使い分けることで変更可能であ
る。これにより、プログラムにおいて種々のサイズのメ
モリ空間をアクセス可能となり、従来の小メモリ空間用
に作成されたプログラムをそのまま使用することが可能
で、またより大きいメモリ空間を操作するプログラムぽ
追加して同時に実行することが可能である。

【図面の簡単な説明】

第１図は本発明の実施例１のブロック図、第２図は他の
実施例２のブロック図、第３図は従来例のブロック図、
第４図は上記一実施例の1Mバイト空間の物理アドレス計
算方法図、第５図は従来例および一実施例の16Mバイト
空間の物理アドレス計算方法図、第６図は他の実施例の
1Mバイト空間の物理アドレス計算方法図、第７図は他の
実施例の16Mバイト空間の物理アドレス計算方法図、第
８図は他の実施例２の256Mバイト空間の物理アドレス計
算方法図、第９図は従来例の1Mバイト空間の物理アドレ
ス計算方法図、第10図は一実施例の物理アドレス計算の
処理の流れ図、第11図は他の実施例の物理アドレス計算
の処理の流れ図、第12図は従来例の物理アドレス計算の
処理の流れ図である。 100,200,300……マイクロコンピュータ、110……バス制
御部（BCU）、120……演算部、130……レジスタ・ファ
イル、140,340……マイクロ・シーケンサ部、141……マ
イクロプログラム制御部、141−１……レジスタ参照指
示情報、141−２……バス制御部制御情報（BCU制御情
報）、141−３……演算部制御手段、141−４……PA計算
実行信号、142……プリフィクス制御部、142−１……セ
グメント・オーバライド・プリフィクス信号、143,243,
343……レジスタ選択部、143−1,243−1,343−１……レ
ジスタ指定情報、143−２……セグメント・アドレス・
セレクト信号、243−２……セグメント・アドレス・セ
レクト情報、150,350……物理アドレス計算部（PAU）、
151,351……オフセット・アドレス・ラッチ、152,352…
…セグメント・アドレス・ラッチ、153,353……物理ア
ドレス計算処理部（PA計算処理部）、154,354……セレ
クター、160……内部バス、170……外部バス。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭56−164447（ＪＰ，Ａ) 特開昭61−250752（ＪＰ，Ａ) 特開昭61−250753（ＪＰ，Ａ) 特開平１−216426（ＪＰ，Ａ) 特開昭61−290549（ＪＰ，Ａ) インターフェース 1982年８月号（ＣＱ出版社）、Ｐ．147〜150

Claims

(57)【特許請求の範囲】

【請求項１】所定の命令に前置されその所定の命令の動
作の一部を変更するための修飾命令を備えるマイクロコ
ンピュータであって、命令コードを入力しデコードした
結果前記修飾命令である場合にその修飾命令を検出した
ことを示す修飾制御情報を出力する修飾制御手段と、前
記修飾制御情報を検知すると所定のセグメントレジスタ
を選択するためのセグメントレジスタ指定情報を出力す
ると共に該セグメントレジスタ指定情報に従って読み出
された前記セグメントレジスタのセグメント値のシフト
量を前記修飾制御情報により指示されるシフト情報を出
力するセグメントレジスタ制御手段と、オフセット値と
しての命令コードの一部に含まれる値又は命令コードで
指定されるレジスタに格納されている値又は演算処理部
が生成された値と前記シフト情報によりシフトされた前
記セグメント値とを加算しメモリのアドレスを生成する
アドレス生成手段とを有することを特徴とするマイクロ
コンピュータ。