JP2000132491A - デバイス制御方法及びシステム - Google Patents

Abstract

(57)【要約】 【課題】 少なくとも一部のアドレスレジスタの仕様を
共通化した複数ｎのデバイスに対しての、一回のライト
サイクルのみで同一ライトデータを格納することがで
き、アクセス効率を向上できるデバイス制御システムを
提供する。 【解決手段】 デバイス制御システムは、ホストバス２
と各デバイス（Ａ）３，デバイス（Ｂ）４及びデバイス
（Ｃ）５との間に、コントローラ（Ａ）１００，コント
ローラ（Ｂ）１０１，コントローラ（Ｃ）１０２を備え
る。これらのコントローラ（Ａ）１００，コントローラ
（Ｂ）１０１，コントローラ（Ｃ）１０２は、各デバイ
スにそれぞれライトアクセスするための３個のアドレス
空間とは異なる共通のアドレス空間に対して一回のライ
トサイクルのみで、３個のデバイスに同一ライトデータ
を格納させる制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バスに接続された
複数ｎのデバイスを制御するデバイス制御方法及びシス
テムに関する。

【０００２】

【従来の技術】近年、図１５に示すように、中央処理装
置（ＣＰＵ）１にホストバス２を介して、同一仕様の複
数例えば３個のデバイス（Ａ）３，デバイス（Ｂ）４及
びデバイス（Ｃ）５を接続し、ＣＰＵ１から各デバイス
にデータ信号のアクセスを可能とするシステムが利用さ
れている。ただし、このシステムでは、それらのデバイ
スにライトアクセスする際には、各デバイス毎に割り当
てられたアドレス空間に対して、一回一回アクセスを行
っていた。

【０００３】以下に、各デバイス毎に割り当てられたア
ドレス空間に対する、一回一回のアクセス動作について
説明する。

【０００４】先ず、ホストバス２と各デバイスとの間に
は、上記制御信号、及びアドレスを解読するためのコン
トローラ（Ａ）６，コントローラ（Ｂ）７，コントロー
ラ（Ｃ）８が設けられている。コントローラ（Ａ）６，
コントローラ（Ｂ）７，コントローラ（Ｃ）８は、ホス
トバス２側からドライブされるアドレス、及び、その他
の制御信号をデコード（解読）して、自分が接続される
デバイス（Ａ）３，デバイス（Ｂ）４，デバイス（Ｃ）
５へのアクセスか否かを判断する。

【０００５】図１６には、各コントローラ（Ａ）６，コ
ントローラ（Ｂ）７，コントローラ（Ｃ）８のデコード
すべきアドレス空間の例を挙げる。アドレス0x0000_100
0〜0x0000_11ff（１６進数）の範囲にあるのがデバイス
（Ａ）３のアドレス空間１１であり、アドレス0x0000_1
200〜0x0000_13ff（１６進数）の範囲にあるのがデバイ
ス（Ｂ）４のアドレス空間１２であり、アドレス0x0000
_1400〜0x0000_15ff（１６進数）の範囲にあるのがデバ
イス（Ｃ）４のアドレス空間である。

【０００６】ここで、アドレス0x0000_1000〜0x0000_11
ff（１６進数）の範囲にあるアドレス空間１１に対する
アクセスであるとコントローラ（Ａ）６がアドレス、及
び、その他の制御信号をデコードして判断すると、適切
なアクセスをデバイスＡに対して行う。

【０００７】同様に、アドレス0x0000_1200〜0x0000_13
ff（１６進数）の範囲にあるアドレス空間１２に対する
アクセスはデバイスＢに対するアクセスとして、アドレ
ス0x0000_1400〜0x0000_15ff（１６進数）の範囲にある
アドレス空間１３に対するアクセスはデバイスＣに対す
るアクセスとしてコントローラ（Ｂ）７及びコントロー
ラ（Ｃ）８がそれぞれアドレス、及び、その他の制御信
号をデコードして判断すると、適切なアクセスをデバイ
ス（Ｂ）４、及び、デバイス（Ｃ）５に対して行うこと
になる。

【０００８】コントローラ（Ａ）６，コントローラ
（Ｂ）７，コントローラ（Ｃ）８内部のデコード回路例
を、図１７、図１８及び図１９に示す。これらのデコー
ド回路例において、デコードの対象としているのは、ア
ドレスビットの１５〜８である。

【０００９】先ず、図１７に示す、コントローラ（Ａ）
６のデコード回路は、アドレスビット１５〜アドレスビ
ット１３までをインバータ１５〜インバータ１７を介し
てアンド（ＡＮＤ）ゲート２１に入力し、またアドレス
ビット１２をそのままＡＮＤゲート２１に、さらにアド
レスビット１１〜アドレスビット９をインバータ１８〜
２０を介してＡＮＤゲート２１に入力している。このた
め、１５〜８までの８ビットが、0001_0000（２進数）
又は、0001_0001（２進数）の場合にはデバイス（Ａ）
３を選択するための選択信号が有効になる。

【００１０】また、図１８に示す、コントローラ（Ｂ）
７のデコード回路は、アドレスビット１５〜アドレスビ
ット１３までをインバータ２２〜インバータ２４を介し
てアンド（ＡＮＤ）ゲート２７に入力し、またアドレス
ビット１２をそのままＡＮＤゲート２１に、さらにアド
レスビット１１，アドレスビット１２をインバータ２
５，インバータ２６を介してＡＮＤゲート２１に、さら
にまた、アドレスビット９をそのままＡＮＤゲート２７
に入力している。このため、１５〜８までの８ビット
が、0001_0010（２進数）又は、0001_0011（２進数）の
場合にはデバイス（Ｂ）４を選択するための選択信号が
有効になる。

【００１１】また、図１９に示す、コントローラ（Ｃ）
８のデコード回路は、アドレスビット１５〜アドレスビ
ット１３までをインバータ２８〜インバータ３０を介し
てアンド（ＡＮＤ）ゲート３３に入力し、またアドレス
ビット１２をそのままＡＮＤゲート３３に、さらにアド
レスビット１１，アドレスビット９をインバータ３１，
インバータ３２を介してＡＮＤゲート３３に、さらにま
た、アドレスビット１０をそのままＡＮＤゲート３３に
入力している。このため、１５〜８までの８ビッが0001
_0100（２進数）又は0001_0101（２進数）の場合にはデ
バイス（Ｃ）５を選択するための選択信号が有効にな
る。

【００１２】各デバイスの選択信号は、Highレベルで有
効、すなわち、そのデバイスが選択されたことを示し、
Lowレベルで無効、すなわち、そのデバイスが選択され
ていないことを示している。

【００１３】このように、従来では、ホストバス上に同
一のデバイスが複数個存在していた場合、それらのデバ
イスにライトアクセスする際には、各デバイス毎に割り
当てられたアドレス空間に対して、一回一回アクセスを
行っていた。

【００１４】

【発明が解決しようとする課題】ところで、例えば、各
デバイスへの設定などを行う場合、それらの設定値が同
じであることが多々あるが、そういった場合に毎回全て
のデバイスに対して同じ値の設定のためのライトアクセ
スを行うことになり、実質的には無駄なサイクルを発生
させてしまっていることになる。そのためにアクセス効
率が低下し、最終的にはシステムとしての性能が低下す
る可能性が出てくる。

【００１５】本発明は、上記実情に鑑みてなされたもの
であり、少なくとも一部のアドレスレジスタの仕様を共
通化した複数ｎのデバイスに対しての、一回のライトサ
イクルのみで同一ライトデータを格納することができ、
アクセス効率を向上できるデバイス制御方法及びシステ
ムの提供を目的とする。

【００１６】

【課題を解決するための手段】本発明に係るデバイス制
御方法は、上記課題を解決するために、少なくとも一部
のアドレスレジスタの仕様を共通化した複数ｎのデバイ
スをバスを介して制御するデバイス制御方法において、
上記複数ｎのデバイスにそれぞれライトアクセスするた
めの複数ｎのアドレス空間とは異なる共通のアドレス空
間に対して一回のライトサイクルのみで、上記複数ｎの
デバイスの一部仕様が共通化されたアドレスレジスタに
同一ライトデータを格納する。

【００１７】また、本発明に係るデバイス制御システム
は、上記課題を解決するために、少なくとも一部のアド
レスレジスタの仕様を共通化した複数ｎのデバイスを制
御するデバイス制御システムにおいて、上記複数ｎのデ
バイスを接続するバス手段と、上記バス手段と上記複数
ｎのデバイスとの間で、上記複数ｎのデバイスにそれぞ
れライトアクセスするための複数ｎのアドレス空間とは
異なる共通のアドレス空間に対して一回のライトサイク
ルのみで、上記複数ｎのデバイスの一部共通化されたア
ドレスレジスタに同一ライトデータを格納するアクセス
制御を行うアクセス制御手段とを備える。

【００１８】このように、バス上に一部仕様が共通化さ
れたアドレスレジスタを備えるデバイスが複数個存在し
た場合、各デバイスにライトアクセスするためのアドレ
ス空間とは別のアドレス空間を一つ設けることにより、
その新たに設けたアドレス空間への１回のライトアクセ
スで、同時に全てのデバイスに対してライトアクセスを
行う。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は、中央処理装置
（ＣＰＵ）１にホストバス２を介して、同一仕様の複数
例えば３個のデバイス（Ａ）３，デバイス（Ｂ）４及び
デバイス（Ｃ）５を接続し、ＣＰＵ１から各デバイスに
データ信号のアクセスを可能とするデバイス制御システ
ムである。

【００２０】このデバイス制御システムは、ホストバス
２と各デバイス（Ａ）３，デバイス（Ｂ）４及びデバイ
ス（Ｃ）５との間に、コントローラ（Ａ）１００，コン
トローラ（Ｂ）１０１，コントローラ（Ｃ）１０２をさ
らに備える。

【００２１】これらのコントローラ（Ａ）１００，コン
トローラ（Ｂ）１０１，コントローラ（Ｃ）１０２は、
各デバイスにそれぞれライトアクセスするための３個の
アドレス空間とは異なる共通のアドレス空間に対して一
回のライトサイクルのみで、３個のデバイスに同一ライ
トデータを格納させる制御を行う。

【００２２】図２には、上記共通アドレス空間を設けた
アドレスマップを示す。上記図２＊の例に対して、アド
レス空間0x0000_1600〜0x0000_17ff（１６進数）である
全てのデバイスのアドレス空間１４を追加したアドレス
マップとなっている。このアドレス空間１４に対するラ
イトアクセスが行われると、各コントローラは自身のア
ドレス空間の他にこの空間１４に対してもアドレスデコ
ードを行った結果として、選択信号を有効にする。

【００２３】すなわち、コントローラ（Ａ）１００，コ
ントローラ（Ｂ）１０１、及びコントローラ（Ｃ）１０
２は、このアドレス空間１４へのライトアクセスをデバ
イス（Ａ）３，デバイス（Ｂ）４，デバイス（Ｃ）５に
対して有効にする。これにより、ホストバス側２から発
行されたこのアドレス空間１４への１回のライトサイク
ルで、デバイス（Ａ）３，デバイス（Ｂ）４，デバイス
（Ｃ）５に対して同時にライトアクセスを実行すること
が可能となる。

【００２４】図２では、各コントローラでデコードすべ
きアドレス空間の例を挙げているが、ここで、コントロ
ーラ（Ａ）１００が、アドレス、及び、その他の制御信
号をデコードして、0x0000_1000〜0x0000_11ff（１６進
数）の範囲にあるアドレス空間１１、及び、アドレス0x
0000_1600〜0x0000_17ff（１６進数）の範囲にあるアド
レス空間１４に対するアクセスと判断すると、デバイス
（Ａ）３に対する適切なリード／ライトアクセス、及
び、ライトアクセスを行う。

【００２５】同様にコントローラ（Ｂ）１０１がアドレ
ス、及び、その他の制御信号をデコードして、アドレス
0x0000_1200〜0x0000_13ff（１６進数）の範囲にあるア
ドレス空間１２、及び、アドレス0x0000_1600〜0x0000_
17ff（１６進数）の範囲にあるアドレス空間１４に対す
るアクセスと判断すると、デバイス（Ｂ）４に対する適
切なリード／ライトアクセス、及び、ライトアクセスを
行う。

【００２６】同様にコントローラ（Ｃ）１０２がアドレ
ス、及び、その他の制御信号をデコードして、アドレス
0x0000_1400〜0x0000_15ff（１６進数）の範囲にあるア
ドレス空間１３、及び、アドレス0x0000_1600〜0x0000_
17ff（１６進数）の範囲にあるアドレス空間１４に対す
るアクセスと判断すると、デバイス（Ｃ）５に対する適
切なリード／ライトアクセス、及び、ライトアクセスを
行う。

【００２７】これらのコントローラ（Ａ）１００，コン
トローラ（Ｂ）１０１，コントローラ（Ｃ）１０２の内
部のデコード回路例について説明する。これらのデコー
ド回路例において、デコードの対象としているのは、ア
ドレスビットの１５〜８である。

【００２８】先ず、コントローラ（Ａ）１００のデコー
ド回路例を図３及び図４に示す。図３に示す、デコード
回路は、アドレスビット１５〜アドレスビット１３とア
ドレスビット１１をインバータ３５〜インバータ３７と
インバータ３８を介してアンド（ＡＮＤ）ゲート４４に
入力し、またアドレスビット１２をそのままＡＮＤゲー
ト４４に入力している。さらにアドレスビット１０とア
ドレスビット９をノア（ＮＯＲ）ゲートの等価組み合わ
せ回路、及びＡＮＤゲート４２に供給している。上記等
価組み合わせ回路は、二つのインバータ３９，インバー
タ４０からの出力をＡＮＤゲート４１に入力してなる。
ＡＮＤゲート４１のＡＮＤ出力はＡＮＤゲート４２から
のＡＮＤ出力が供給されているオア（ＯＲ）ゲート４３
に供給される。ＯＲゲート４３からのＯＲ出力はＡＮＤ
ゲート４４に供給される。

【００２９】このため、１５〜８までの８ビットが、00
01_0000（２進数）、又は、0001_0001（２進数）、又
は、0001_0110（２進数）、又は、0001_0111（２進数）
の場合には、デバイスＡを選択するための選択信号が有
効になる。

【００３０】図４に示す、デコード回路は、アドレスビ
ット１５〜アドレスビット１３と、アドレスビット１１
とをインバータ４５〜４７と、インバータ４８を介して
ＡＮＤゲート５０に入力し、アドレスビット１２をその
ままＡＮＤゲート５０に入力している。さらにアドレス
ビット１０とアドレスビット９とをイクスクルーシブＮ
ＯＲゲート４９を介してＡＮＤゲート５０に入力してい
る。このデコード回路は上記図３に示した回路と等価で
あり、上記図３に示したデコード回路と同様に１５〜８
までの８ビットが、0001_0000（２進数）、又は、0001_
0001（２進数）、又は、0001_0110（２進数）、又は、0
001_0111（２進数）の場合には、デバイスＡを選択する
ための選択信号を有効にする。これらのデコード回路が
上記図１７に示したデコード回路と異なるのはアドレス
ビット９及び１０の部分に変更が加わっている点であ
る。

【００３１】次に、コントローラ（Ｂ）１０１のデコー
ド回路を図５に示す。このデコード回路は、アドレスビ
ット１５〜アドレスビット１３と、アドレスビット１１
とをインバータ５１〜５３と、インバータ５４を介して
ＡＮＤゲート５５に入力し、アドレスビット１２とアド
レスビット９とをそのままＡＮＤゲート５５に入力して
いる。上記図１８に示したデコード回路例と異なるのは
アドレスビット１０を削除している点である。

【００３２】このため、このデコード回路では、0001_0
010（２進数）、又は、0001_0011（２進数）、又は、00
01_0110（２進数）、又は、0001_0111（２進数）の場合
には、デバイス（Ｂ）４を選択するための選択信号が有
効になる。

【００３３】次に、コントローラ（Ｃ）１０２のデコー
ド回路を図６に示す。このデコード回路は、アドレスビ
ット１５〜アドレスビット１３と、アドレスビット１１
とをインバータ５６〜５８と、インバータ５９を介して
ＡＮＤゲート６０に入力し、アドレスビット１２とアド
レスビット１０とをそのままＡＮＤゲート６０に入力し
ている。上記図１９に示したデコード回路例と異なるの
はアドレスビット９を削除している点である。

【００３４】このため、このデコード回路では、0001_0
100（２進数）、又は、0001_0101（２進数）、又は、00
01_0110（２進数）、又は、0001_0111（２進数）の場合
には、デバイスＣを選択するための選択信号が有効にな
る。

【００３５】各デバイスの選択信号は、上記図１７〜図
１９と同様にHighレベルで有効、すなわち、そのデバイ
スが選択されたことを示し、Lowレベルで無効、すなわ
ち、そのデバイスが選択されていないことを示してい
る。

【００３６】次に、具体的なライトサイクルの例を挙げ
て、従来の方式と本発明の方式との動作の説明を行う。

【００３７】図７では、従来の方式による同種のデバイ
ス、すなわち、同一のレジスタ仕様等を持っているデバ
イスに対するライトアクセスの動作例を示している。デ
バイス（Ａ）３、デバイス（Ｂ）４、デバイス（Ｃ）５
に対して、同一の設定（ライトアクセス）を行うのに、
各デバイスごとにコントローラ（Ａ）６，コントローラ
（Ｂ）７，コントローラ（Ｃ）８が一回一回ライトサイ
クルを発行することになる。したがって、図８のサイク
ル例に示すようなライトサイクルが３回発行されること
で、各デバイスに対する設定が終了するまでに無駄な時
間が介在してしまうことになる。

【００３８】図８におけるデバイス（Ａ）に対するライ
トアドレスは、図１６における0x0000_1000〜0x0000_11
ff（１６進数）の範囲の値であり、ライトデータは、デ
バイス（Ａ）に対して設定したい、もしくは、書き込み
たいデータである。

【００３９】同様に図８におけるデバイス（Ｂ）に対す
るライトアドレスは、図１６における0x0000_1200〜0x0
000_13ff（１６進数）の範囲の値であり、ライトデータ
は、デバイス（Ｂ）に対して設定したい、もしくは、書
き込みたいデータである。

【００４０】図８におけるデバイス（Ｃ）に対するライ
トアドレスは、図１６における0x0000_1400〜0x0000_15
ff（１６進数）の範囲の値であり、ライトデータは、デ
バイス（Ｃ）に対して設定したい、もしくは、書き込み
たいデータである。

【００４１】図８における制御信号WR*は、Lowレベルで
ライトが有効であることを示す信号であり、例えば、一
定期間（時間)Lowレベルであればライト動作が完了する
場合や、あるいは、一定期間（時間）Lowレベルにして
からHighレベルにする（ネゲートする）時の立ち上がり
時にライト動作が完了する場合などが考えられる。

【００４２】このような従来の方式に対して、本発明の
方式による同種デバイスに対するライトアクセスの動作
例を図９に、同じく同種デバイスに対するライトアクセ
スのサイクル例を図１０に示す。

【００４３】図９では、本発明のデバイス制御方法によ
る同種のデバイス、すなわち、同一のレジスタ仕様等を
持っているデバイスに対するライトアクセスの動作例を
示している。デバイス（Ａ）３，デバイス（Ｂ）４、デ
バイス（Ｃ）５に対して、同一の設定（ライトアクセ
ス）を行うのに、各デバイスごとに一回一回ライトサイ
クルを発行することなく、上記図２に示した全てのデバ
イスのアドレス空間１４に一回のライトサイクルのみで
一度に設定が終了する。

【００４４】すなわち、図１０に示すようにライトサイ
クルが１回発行されるだけで、全てのデバイスに対する
設定が終了するので、無駄な時間が介在する余地がない
ことになる。図１０におけるデバイス（Ａ），（Ｂ），
（Ｃ）に対する共通ライトアドレスは、図２における0x
0000_1600〜0z0000_17ff（１６進数）の範囲の値であ
り、ライトデータは、デバイス（Ａ）３，デバイス
（Ｂ）４，デバイス（Ｃ）５に対して同時に設定した
い、もしくは、書き込みたい共通の同一データである。

【００４５】次に本発明でいうところの同種デバイスの
例を以下に説明する。同種デバイスとしては、全く同じ
デバイスである場合、例えば、画像処理用のＬＳＩ，Ｓ
ＣＳＩやＩＤＥ用のＬＳＩ、シリアルインターフェース
やパラレルインターフェース用のＬＳＩなどである場合
が考えられる。この場合は、それらのデバイス（ＬＳ
Ｉ）が全く同一なものなので、設定等を行う対象となる
内部レジスタ等は、同一のオフセットアドレスで同一の
設定を持つことになり、同一の値のデータを全デバイス
に一度にライトするメリットがある。すなわち、本発明
における方式の対象として適していることになる。

【００４６】図１１には、デバイス（Ａ）、デバイス
（Ｂ）、デバイス（Ｃ）を画像処理用ＬＳＩ１０３、画
像処理用ＬＳＩ１０４、画像処理用ＬＳＩ１０５とした
デバイス制御システムの具体例を示す。画像処理用ＬＳ
Ｉ１０３には、画像用メモリ１０６と、画像データＩ／
Ｏ１０７とが接続されている。同様に、画像処理用ＬＳ
Ｉ１０４には、画像用メモリ１０８と、画像データＩ／
Ｏ１０９とが接続されている。また、画像処理用ＬＳＩ
１０５には、画像用メモリ１１０と、画像データＩ／Ｏ
１１１が接続されている。

【００４７】画像処理用ＬＳＩ１０３、画像処理用ＬＳ
Ｉ１０４、画像処理用ＬＳＩ１０５のアドレスレジスタ
仕様は共通化している。ここでは、１回のライトアクセ
スで全てのＬＳＩのレジスタ５に対して同一値の設定を
行う例を示している。

【００４８】また、図１２には、デバイス（Ａ）、デバ
イス（Ｂ）、デバイス（Ｃ）をハードディスクドライブ
（ＨＤＤ）用ＬＳＩ１１２、ＨＤＤ用ＬＳＩ１１３、Ｈ
ＤＤ用ＬＳＩ１１４としたデバイス制御システムの具体
例を示す。ＨＤＤ用ＬＳＩ１１２には、ＨＤＤ１１５が
接続されている。同様に、ＨＤＤ用ＬＳＩ１１３には、
ＨＤＤ１１６が接続されている。また、ＨＤＤ用ＬＳＩ
１１４には、ＨＤＤ１１７が接続されている。

【００４９】ＨＤＤ用ＬＳＩ１１２、ＨＤＤ用ＬＳＩ１
１３、ＨＤＤ用ＬＳＩ１１４のアドレスレジスタ仕様は
共通化している。ここでは、１回のライトアクセスで全
てのＬＳＩのレジスタ３に対して同一値の設定を行う例
を示している。

【００５０】また、図１３には、デバイス（Ａ）、デバ
イス（Ｂ）、デバイス（Ｃ）をシリアルインターフェー
ス（Ｉ／Ｆ）用ＬＳＩ１１８、シリアルＩ／Ｆ用ＬＳＩ
１１９、シリアルＩ／Ｆ用ＬＳＩ１２０としたデバイス
制御システムの具体例を示す。シリアルＩ／Ｆ用ＬＳＩ
１１８には、シリアルＩ／Ｆ１２１が接続されている。
同様に、シリアルＩ／Ｆ用ＬＳＩ１１９には、シリアル
Ｉ／Ｆ１２２が接続されている。また、シリアルＩ／Ｆ
用ＬＳＩ１２０には、シリアルＩ／Ｆ１２３が接続され
ている。

【００５１】シリアルＩ／Ｆ用ＬＳＩ１１８、シリアル
Ｉ／Ｆ用ＬＳＩ１１９、シリアルＩ／Ｆ用ＬＳＩ１２０
のアドレスレジスタ仕様は共通化している。ここでは、
１回のライトアクセスで全てのＬＳＩのレジスタ８に対
して同一値の設定を行う例を示している。

【００５２】なお、全く同じデバイスでなくても、内部
のレジスタ仕様が統一されていれば、機能の異なるデバ
イスでも本発明の方式による同種デバイスとして、その
効果を発揮することができる。

【００５３】例えば、図１４に示すように、機能的に異
なるデバイスとして、１個の画像処理用ＬＳＩ１２４
と、２個のＨＤＤ用ＬＳＩ１２５及び１２６を接続した
デバイス制御システムがその例である。画像処理用ＬＳ
Ｉ１２４には、画像用メモリ１２７と、画像データＩ／
Ｏ１２８が接続している。また、ＨＤＤ用ＬＳＩ１２５
にはＨＤＤ１２９が、ＨＤＤ用ＬＳＩ１２６にはＨＤＤ
１３０が接続している。

【００５４】各デバイスにおいて、レジスタ１〜レジス
タ５は、仕様が共通化されている。このため、１回のラ
イトアクセスで全てのデバイスのレジスタ１に対して同
一値の設定を行うことができる。

【００５５】レジスタの共通仕様の例としては、「IEEE
Std 1212-1991,IEEE Standard Control and Status Re
gister(CSR) Architecture for Microcomputer Buse
s.」という標準規格が存在する。

【００５６】このように、上記実施の形態によれば、少
なくとも一部のアドレスレジスタの仕様を共通化した３
個のデバイスに、一回のライトサイクルのみで同一ライ
トデータを格納することができる。

【００５７】バス上での１回のライトサイクルのみで、
複数の同種デバイスに対する同時ライトアクセスが可能
となるので、アクセス効率の向上につながる。さらに、
複数デバイスも全くの同一である必要はなく、例えば、
レジスタ仕様（どこのアドレスにどんな設定項目がある
というような内容）の全体、もしくは、一部が同じに設
計され、揃えられていれば、全く異なるデバイスでも同
様のアクセスが可能となり、同様の効果が得られる。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
少なくとも一部のアドレスレジスタの仕様を共通化した
複数ｎのデバイスに対しての、一回のライトサイクルの
みで同一ライトデータを格納することができので、アク
セス効率を向上できる。

【図面の簡単な説明】

【図１】本発明の実施の形態となるデバイス制御システ
ムの構成を示すブロック図である。

【図２】共通アドレス空間を設けたアドレスマップを示
す図である。

【図３】上記デバイス制御システムを構成する第１のコ
ントローラ内部のデコード回路の具体例を示す回路図で
ある。

【図４】上記デバイス制御システムを構成する第１のコ
ントローラ内部のデコード回路の他の具体例を示す回路
図である。

【図５】上記デバイス制御システムを構成する第２のコ
ントローラ内部のデコード回路の具体例を示す回路図で
ある。

【図６】上記デバイス制御システムを構成する第３のコ
ントローラ内部のデコード回路の具体例を示す回路図で
ある。

【図７】従来の方式による同種のデバイス、すなわち、
同一のレジスタ仕様等を持っているデバイスに対するラ
イトアクセスの動作例を示す図である。

【図８】上記図７に示すライトアクセスの動作例におけ
る、ライトサイクルを示すタイミングチャートである。

【図９】本発明のデバイス制御方法による同種のデバイ
ス、すなわち、同一のレジスタ仕様等を持っているデバ
イスに対するライトアクセスの動作例を示す図である。

【図１０】上記図９に示すライトアクセスの動作例にお
ける、ライトサイクルを示すタイミングチャートであ
る。

【図１１】同種デバイスとして画像処理用のＬＳＩを用
いたデバイス制御システムの動作を説明するための図で
ある。

【図１２】同種デバイスとしてＨＤＤ用のＬＳＩを用い
たデバイス制御システムの動作を説明するための図であ
る。

【図１３】同種デバイスとしてシリアルＩ／Ｆ用のＬＳ
Ｉを用いたデバイス制御システムの動作を説明するため
の図である。

【図１４】機能的に異なるデバイスとして、１個の画像
処理用ＬＳＩと、２個のＨＤＤ用ＬＳＩを接続したデバ
イス制御システムの動作を説明するための図である。

【図１５】従来のデバイス制御システムの構成を示すブ
ロック図である。

【図１６】上記従来のデバイス制御システムを構成する
３つのコントローラがデコードすべきアドレス空間の例
を示すアドレスマップを示す図である。

【図１７】上記従来のデバイス制御システムを構成する
第１のコントローラ内部のデコード回路の具体例を示す
回路図である。

【図１８】上記従来のデバイス制御システムを構成する
第２のコントローラ内部のデコード回路の具体例を示す
回路図である。

【図１９】上記従来のデバイス制御システムを構成する
第３のコントローラ内部のデコード回路の具体例を示す
回路図である。

【符号の説明】

１ 中央処理装置、２ ホームバス、３ デバイス
（Ａ）、４ デバイス（Ｂ）、５ デバイス（Ｃ）、１
００ コントローラ（Ａ）、１０１ コントローラ
（Ｂ）、１０２ コントローラ（Ｃ）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 少なくとも一部のアドレスレジスタの仕
   様を共通化した複数ｎのデバイスをバスを介して制御す
   るデバイス制御方法において、 上記複数ｎのデバイスにそれぞれライトアクセスするた
   めの複数ｎのアドレス空間とは異なる共通のアドレス空
   間に対する一回のライトサイクルのみで上記複数ｎのデ
   バイスの一部仕様が共通化されたアドレスレジスタに同
   一ライトデータを格納することを特徴とするデバイス制
   御方法。
2. 【請求項２】 少なくとも一部のアドレスレジスタの仕
   様を共通化した複数ｎのデバイスを制御するデバイス制
   御システムにおいて、 上記複数ｎのデバイスを接続するバス手段と、 上記バス手段と上記複数ｎのデバイスとの間で、上記複
   数ｎのデバイスにそれぞれライトアクセスするための複
   数ｎのアドレス空間とは異なる共通のアドレス空間に対
   する一回のライトサイクルのみで、上記複数ｎのデバイ
   スの一部共通化されたアドレスレジスタに同一ライトデ
   ータを格納するアクセス制御を行うアクセス制御手段と
   を備えることを特徴とするデバイス制御システム。