JPH052525A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH052525A JPH052525A JP18186291A JP18186291A JPH052525A JP H052525 A JPH052525 A JP H052525A JP 18186291 A JP18186291 A JP 18186291A JP 18186291 A JP18186291 A JP 18186291A JP H052525 A JPH052525 A JP H052525A
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- memory
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- reading
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Abstract
(57)【要約】
【目的】 プロセッサのデータバス幅より小さいバス幅
を有するメモリに対するデータ読出しの効率を向上させ
る。 【構成】 メモリ２への読出しアドレスを１リードサイ
クルの途中で変化させる読出し制御手段たる回路１と、
そのアドレス変化前のメモリ出力データをラッチするラ
ッチ回路３と、ラッチ回路３の出力データとアドレス変
化後のメモリ出力データとを並列に伝達するデータバス
ｄとを設ける。 【効果】 １リードサイクルで２倍のデータが読出せ
る。
を有するメモリに対するデータ読出しの効率を向上させ
る。 【構成】 メモリ２への読出しアドレスを１リードサイ
クルの途中で変化させる読出し制御手段たる回路１と、
そのアドレス変化前のメモリ出力データをラッチするラ
ッチ回路３と、ラッチ回路３の出力データとアドレス変
化後のメモリ出力データとを並列に伝達するデータバス
ｄとを設ける。 【効果】 １リードサイクルで２倍のデータが読出せ
る。
Description
【０００１】
【技術分野】本発明はメモリ制御システムに関し、特に
プリンタやディスプレイ装置で用いる文字データ（Char
acter Data）が格納されたＲＯＭ等のメモリについての
制御システムに関する。
プリンタやディスプレイ装置で用いる文字データ（Char
acter Data）が格納されたＲＯＭ等のメモリについての
制御システムに関する。
【０００２】
【従来技術】一般に、３２ビットの処理能力を有するプ
ロセッサと、１６ビットのデータバス幅を有する読出し
メモリとを接続し、プロセッサ側からデータを読出す場
合、読出しメモリに対して２回リードサイクルを行わな
ければ３２ビット分のデータを得ることができなかっ
た。
ロセッサと、１６ビットのデータバス幅を有する読出し
メモリとを接続し、プロセッサ側からデータを読出す場
合、読出しメモリに対して２回リードサイクルを行わな
ければ３２ビット分のデータを得ることができなかっ
た。
【０００３】また、従来のメモリ制御システムでは、図
２に示されているように、システムのデータバス幅と読
出しメモリのデータバス幅とを同じにするために読出し
メモリ２の他に、同一のデータを有する読出しメモリ２
１やデータバッファ４１を増設していた。
２に示されているように、システムのデータバス幅と読
出しメモリのデータバス幅とを同じにするために読出し
メモリ２の他に、同一のデータを有する読出しメモリ２
１やデータバッファ４１を増設していた。
【０００４】つまり、性能向上のためにデータバス幅の
大きいプロセッサを選択すると、データバ幅を揃えるた
めに、読出しメモリが多数必要となる。しかし、これで
は、実装面積、生産コスト共に非合理的であるという欠
点と、従来から使用しているデータバス幅の小さい読出
しメモリをそのまま流用できないという欠点とがあっ
た。
大きいプロセッサを選択すると、データバ幅を揃えるた
めに、読出しメモリが多数必要となる。しかし、これで
は、実装面積、生産コスト共に非合理的であるという欠
点と、従来から使用しているデータバス幅の小さい読出
しメモリをそのまま流用できないという欠点とがあっ
た。
【０００５】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はデータバス幅が
異なる場合でもプロセッサ側からメモリを効率良く読出
すことのできるメモリ制御システムを提供することであ
る。
ためになされたものであり、その目的はデータバス幅が
異なる場合でもプロセッサ側からメモリを効率良く読出
すことのできるメモリ制御システムを提供することであ
る。
【０００６】
【発明の構成】本発明によるメモリ制御システムは、読
出しアドレスに応じたデータを送出するメモリについて
の制御システムであって、前記メモリへの読出しアドレ
スを１リードサイクルの途中で変化させる読出し制御手
段と、前記読出しアドレス変化前の前記メモリの出力デ
ータをラッチするラッチ回路と、このラッチ回路の出力
データと前記読出しアドレス変化後の前記メモリの出力
データとを並列に伝達するデータバスとを有することを
特徴とする。
出しアドレスに応じたデータを送出するメモリについて
の制御システムであって、前記メモリへの読出しアドレ
スを１リードサイクルの途中で変化させる読出し制御手
段と、前記読出しアドレス変化前の前記メモリの出力デ
ータをラッチするラッチ回路と、このラッチ回路の出力
データと前記読出しアドレス変化後の前記メモリの出力
データとを並列に伝達するデータバスとを有することを
特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明によるメモリ制御システムの
一実施例の構成を示すブロック図であり、図２と同等部
分は同一符号により示されている。図においては、デー
タバス幅がｎビットのマイクロプロセッサシステムにお
けるｎ／２ビットのデータバス幅を有するメモリ２を使
用する場合の構成が示されている。
一実施例の構成を示すブロック図であり、図２と同等部
分は同一符号により示されている。図においては、デー
タバス幅がｎビットのマイクロプロセッサシステムにお
けるｎ／２ビットのデータバス幅を有するメモリ２を使
用する場合の構成が示されている。
【０００９】本例では、読出しメモリ２の出力側にデー
タラッチ３及びデータバッファ４を設け、これらを読出
しタイミング制御回路１で制御する構成である。
タラッチ３及びデータバッファ４を設け、これらを読出
しタイミング制御回路１で制御する構成である。
【００１０】読出しタイミング制御回路１は、読出しメ
モリ２の入力であるメモリアドレスの最下位ビットａ１
を入力とし、図３に示されているように、データイネー
ブル信号ｄｅが有効となるマイクロプロセッサの１リー
ドサイクル中の前半は最下位ビットａ１をそのままｔａ
１として出力し、後半はａ１の反転値をｔａ１として出
力する。なお、このとき、ａ１はロウレベルであること
が望ましい。その理由は後述する。
モリ２の入力であるメモリアドレスの最下位ビットａ１
を入力とし、図３に示されているように、データイネー
ブル信号ｄｅが有効となるマイクロプロセッサの１リー
ドサイクル中の前半は最下位ビットａ１をそのままｔａ
１として出力し、後半はａ１の反転値をｔａ１として出
力する。なお、このとき、ａ１はロウレベルであること
が望ましい。その理由は後述する。
【００１１】読出しタイミング制御回路１は、更にリー
ドサイクル中程でｔａ１がａ１の反転値となる前に、メ
モリデータラッチ信号ｄｌをアクティブにする（図３中
の）。ｔａ１がａ１の反転値となったらｄｌは非アク
ティブとする。これにより、マイクロプロセッサがアク
セスしたアドレスのメモリデータがデータラッチ３にラ
ッチされる。
ドサイクル中程でｔａ１がａ１の反転値となる前に、メ
モリデータラッチ信号ｄｌをアクティブにする（図３中
の）。ｔａ１がａ１の反転値となったらｄｌは非アク
ティブとする。これにより、マイクロプロセッサがアク
セスしたアドレスのメモリデータがデータラッチ３にラ
ッチされる。
【００１２】読出しメモリ２は、最下位アドレスｔａ１
が１リードサイクルの途中で変化することにより、リー
ドサイクルの途中から出力データが変化する（図３中の
）。従って、マイクロプロセッサがデータをとりこむ
タイミング（図３中のＢ）では、データバッファ４から
は、マイクロプロセッサがアクセスしたアドレス＋１の
アドレスに位置するメモリデータが出力されていること
になる。
が１リードサイクルの途中で変化することにより、リー
ドサイクルの途中から出力データが変化する（図３中の
）。従って、マイクロプロセッサがデータをとりこむ
タイミング（図３中のＢ）では、データバッファ４から
は、マイクロプロセッサがアクセスしたアドレス＋１の
アドレスに位置するメモリデータが出力されていること
になる。
【００１３】このとき、データラッチ３の出力をマイク
ロプロセッサのデータバスｄの下位側に、データバッフ
ァ４の出力をマイクロプロセッサのデータバスｄの上位
側に夫々接続することによって、１度のアクセスでｎ／
２ビット幅の読出しメモリ２からｎビット幅のデータ、
つまり２倍のデータが読出せることになる。例えば、３
２ビットのデータバスを有するマイクロプロセッサシス
テムでは、１６ビット幅の読出しメモリを読出す際にメ
モリアドレスの最下位ビットアドレス１を読出しタイミ
ング制御回路１に入力すれば良い。
ロプロセッサのデータバスｄの下位側に、データバッフ
ァ４の出力をマイクロプロセッサのデータバスｄの上位
側に夫々接続することによって、１度のアクセスでｎ／
２ビット幅の読出しメモリ２からｎビット幅のデータ、
つまり２倍のデータが読出せることになる。例えば、３
２ビットのデータバスを有するマイクロプロセッサシス
テムでは、１６ビット幅の読出しメモリを読出す際にメ
モリアドレスの最下位ビットアドレス１を読出しタイミ
ング制御回路１に入力すれば良い。
【００１４】ここで、読出しタイミング制御回路１に１
６ビット又は８ビットアクセスを行うか、３２ビットア
クセスを行うかについて選択できる回路を備えることに
より、ユーザはデータの構成によってアクセス方式を選
択できる。アクセスアドレスが奇数（最下位アドレスが
ハイレベル）の時に３２ビットアクセスを行うと、マイ
クロプロセッサのデータバスｄにデータがのる時に、上
位と下位とが逆転してしまうのでユーザ側に対して禁止
しなければならない。したがって、ａ１はロウレベルと
する。
６ビット又は８ビットアクセスを行うか、３２ビットア
クセスを行うかについて選択できる回路を備えることに
より、ユーザはデータの構成によってアクセス方式を選
択できる。アクセスアドレスが奇数（最下位アドレスが
ハイレベル）の時に３２ビットアクセスを行うと、マイ
クロプロセッサのデータバスｄにデータがのる時に、上
位と下位とが逆転してしまうのでユーザ側に対して禁止
しなければならない。したがって、ａ１はロウレベルと
する。
【００１５】また、８又は１６ビットアクセスを行う場
合には、図３に示されているようにデータとりこみタイ
ミングがＡであるため、同じデータが上位及び下位のデ
ータバスにのるので、どちらのバスからもリード可能で
ある。一方、３２ビットアクセス時には、データ出力リ
ードサイクルが１６又は８ビットアクセス時の約２倍に
なるが、マイクロプロセッサのアドレス出力時間及びリ
カバリ時間は１回で済み、１回分節減できることにな
る。
合には、図３に示されているようにデータとりこみタイ
ミングがＡであるため、同じデータが上位及び下位のデ
ータバスにのるので、どちらのバスからもリード可能で
ある。一方、３２ビットアクセス時には、データ出力リ
ードサイクルが１６又は８ビットアクセス時の約２倍に
なるが、マイクロプロセッサのアドレス出力時間及びリ
カバリ時間は１回で済み、１回分節減できることにな
る。
【００１６】なお、上記回路は周知のプログラマブルロ
ジックデバイスの採用により、当業者が容易に実現でき
る。例えば、読出しタイミング制御回路１については、
内部にカウンタ回路等を設けて計時し、１リードサイク
ルの途中でデータラッチ信号ｄｌをアクティブにする構
成とすれば良い。
ジックデバイスの採用により、当業者が容易に実現でき
る。例えば、読出しタイミング制御回路１については、
内部にカウンタ回路等を設けて計時し、１リードサイク
ルの途中でデータラッチ信号ｄｌをアクティブにする構
成とすれば良い。
【００１７】また、ＲＯＭ以外のメモリについても本発
明が適用できることは明らかである。
明が適用できることは明らかである。
【００１８】
【発明の効果】以上説明したように本発明は、マイクロ
プロセッサシステムにおいて、１リードサイクルの途中
でアドレスを変化させ、その変化前及び後のデータをバ
スに送出することにより、データバス幅の大きいマイク
ロプロセッサからデータバス幅の小さい読出しメモリへ
のアクセスを、バス幅を意識しないで、容易、かつ効率
的に行えるという効果を有する。
プロセッサシステムにおいて、１リードサイクルの途中
でアドレスを変化させ、その変化前及び後のデータをバ
スに送出することにより、データバス幅の大きいマイク
ロプロセッサからデータバス幅の小さい読出しメモリへ
のアクセスを、バス幅を意識しないで、容易、かつ効率
的に行えるという効果を有する。
【図１】本発明の実施例によるメモリ制御システムの構
成を示すブロック図である。
成を示すブロック図である。
【図２】従来のメモリ制御システムの構成を示すブロッ
ク図である。
ク図である。
【図３】図１のシステムの１リードサイクル分の動作を
示すタイムチャートである。
示すタイムチャートである。
１ 読出しタイミング制御回路 ２ 読出しメモリ ３ データラッチ ４ データバッファ
Claims (1)
- 【特許請求の範囲】 【請求項１】 読出しアドレスに応じたデータを送出す
るメモリについての制御システムであって、前記メモリ
への読出しアドレスを１リードサイクルの途中で変化さ
せる読出し制御手段と、前記読出しアドレス変化前の前
記メモリの出力データをラッチするラッチ回路と、この
ラッチ回路の出力データと前記読出しアドレス変化後の
前記メモリの出力データとを並列に伝達するデータバス
とを有することを特徴とするメモリ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18186291A JPH052525A (ja) | 1991-06-26 | 1991-06-26 | メモリ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18186291A JPH052525A (ja) | 1991-06-26 | 1991-06-26 | メモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052525A true JPH052525A (ja) | 1993-01-08 |
Family
ID=16108142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18186291A Pending JPH052525A (ja) | 1991-06-26 | 1991-06-26 | メモリ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171471A (ja) * | 1995-12-21 | 1997-06-30 | Kofu Nippon Denki Kk | Ｌｓｉ間非同期データ転送回路 |
-
1991
- 1991-06-26 JP JP18186291A patent/JPH052525A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171471A (ja) * | 1995-12-21 | 1997-06-30 | Kofu Nippon Denki Kk | Ｌｓｉ間非同期データ転送回路 |
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