JP2622553B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータに関し、特にアドレ
ス空間の拡張のためのアドレス変換機能を持つマイクコ
ンピュータに関する。
ス空間の拡張のためのアドレス変換機能を持つマイクコ
ンピュータに関する。
本発明は、マイクロコンピュータにおいてCPUの出力
する内部アドレス信号をデコードし、特定の記憶回路を
選択して、その出力を外部に出力するアドレス出力回路
と、チップイネーブル回路を持つことにより、拡張され
たアドレス空間において高いデータ処理能力を持つマイ
クロコンピュータを提供するものである。
する内部アドレス信号をデコードし、特定の記憶回路を
選択して、その出力を外部に出力するアドレス出力回路
と、チップイネーブル回路を持つことにより、拡張され
たアドレス空間において高いデータ処理能力を持つマイ
クロコンピュータを提供するものである。
従来の、このような機能を持つマイクロコンピュータ
の構成図を第６図に示す。第６図を参照するに、CPU（6
a）は、アドレス信号6bを外部に出力する。バンク切換
回路6cは、バンク切換信号6dと6eを出力する。この出力
データは、CPU（6a）が、あらかじめバンク切換回路6c
に制御信号6fと6gを使って設定しておいたもので、CPU
からの出力トリガ信号6hに同期して外部に出力される。
この従来例においては、説明のために、アドレス信号
（6b）は８ビット、バンク切換信号（6dと6e）は２ビッ
トに仮定している。
の構成図を第６図に示す。第６図を参照するに、CPU（6
a）は、アドレス信号6bを外部に出力する。バンク切換
回路6cは、バンク切換信号6dと6eを出力する。この出力
データは、CPU（6a）が、あらかじめバンク切換回路6c
に制御信号6fと6gを使って設定しておいたもので、CPU
からの出力トリガ信号6hに同期して外部に出力される。
この従来例においては、説明のために、アドレス信号
（6b）は８ビット、バンク切換信号（6dと6e）は２ビッ
トに仮定している。
第６図の従来例においては、マイクロコンピュータの
アドレス空間は第７図のようになる。第７図を参照する
に、論理アドレスとはCPU（6a）が本来持っているアド
レス空間であり、16進で、00からFFまでの256ステップ
のアドレス空間である。
アドレス空間は第７図のようになる。第７図を参照する
に、論理アドレスとはCPU（6a）が本来持っているアド
レス空間であり、16進で、00からFFまでの256ステップ
のアドレス空間である。
一方、物理アドレスとは、アドレス拡張機能、すなわ
ち、この場合では、バンク切換回路6cにによって拡張さ
れたアドレス空間を示す。物理アドレス空間は、バンク
切換信号6dと6eによって４つに分割され、この信号の状
態に従って、４つのうちのいずれか１つが、論理アドレ
ス空間と、１対１で対応する。
ち、この場合では、バンク切換回路6cにによって拡張さ
れたアドレス空間を示す。物理アドレス空間は、バンク
切換信号6dと6eによって４つに分割され、この信号の状
態に従って、４つのうちのいずれか１つが、論理アドレ
ス空間と、１対１で対応する。
アドレスの拡張機能を持つ、もう１つの従来例の構成
図を第８図に示す。第８図を参照するに、CPU（8a）
は、アドレス信号の最上位ビット8cをウインドウ切換回
路8dに接続する。アドレス信号の他のビット8bは、外部
に出力される。ウインドウ切換回路8dは、CPU（8a）よ
り、あらかじめ信号線8h、8i、8jへの出力データを、信
号線8e、8f、8gを用いて設定されている。CPU（8a）の
出力するアドレスの最上位ビット8cによりウインドウ切
換回路8dの出力（8h、8i、8j）は制御される。8cが“0"
であれば、8h、8i、8jには、全て“0"を、一方、8cが
“1"であれば、8h、8i、8jには、あらかじめ設定されて
いたデータを出力する。この従来例においては、説明の
ために、CPU（8a）の出力するアドレス信号（8b、8c）
は８ビット、ウインドウ切換回路8dの出力（8h、8i、8
j）は３ビットに仮定している。
図を第８図に示す。第８図を参照するに、CPU（8a）
は、アドレス信号の最上位ビット8cをウインドウ切換回
路8dに接続する。アドレス信号の他のビット8bは、外部
に出力される。ウインドウ切換回路8dは、CPU（8a）よ
り、あらかじめ信号線8h、8i、8jへの出力データを、信
号線8e、8f、8gを用いて設定されている。CPU（8a）の
出力するアドレスの最上位ビット8cによりウインドウ切
換回路8dの出力（8h、8i、8j）は制御される。8cが“0"
であれば、8h、8i、8jには、全て“0"を、一方、8cが
“1"であれば、8h、8i、8jには、あらかじめ設定されて
いたデータを出力する。この従来例においては、説明の
ために、CPU（8a）の出力するアドレス信号（8b、8c）
は８ビット、ウインドウ切換回路8dの出力（8h、8i、8
j）は３ビットに仮定している。
第８図の従来例においては、マイクロコンピュータの
アドレス空間は第９図のようになる。第９図を参照にす
るに、論理アドレスとは、CPU（8a）が本来持っている
アドレス空間であり、16進で00からFFまでの256ステッ
プのアドレス空間である。
アドレス空間は第９図のようになる。第９図を参照にす
るに、論理アドレスとは、CPU（8a）が本来持っている
アドレス空間であり、16進で00からFFまでの256ステッ
プのアドレス空間である。
一方、物理アドレスとは、アドレス拡張機能、すなわ
ち、ウインドウ切換回路8dによって拡張されたアドレス
空間を示す。物理アドレス空間は、ウインドウ切換回路
8dの出力（8h、8i、8j）により、８つに分割され、この
うちの１つが、論理アドレスの上位の128ステップと切
換えられれる。
ち、ウインドウ切換回路8dによって拡張されたアドレス
空間を示す。物理アドレス空間は、ウインドウ切換回路
8dの出力（8h、8i、8j）により、８つに分割され、この
うちの１つが、論理アドレスの上位の128ステップと切
換えられれる。
しかし、従来のアドレス拡張機能を持つマイクロコン
ピュータでは、第７図と第９図に示すごとく、アドレス
空間の使い方に強い制限があった。すなわち、第７図の
例では、論理アドレス空間全体が切換わるために、各バ
ンク間でのデータ転送や演算が、非常に複雑となってし
まう。また、第８図の例では、物理アドレス空間を参照
するウインドウ領域が固定されるために、やはり、物理
アドレス空間での各ブロック間のデータ転送や演算が、
非常に困難であった。
ピュータでは、第７図と第９図に示すごとく、アドレス
空間の使い方に強い制限があった。すなわち、第７図の
例では、論理アドレス空間全体が切換わるために、各バ
ンク間でのデータ転送や演算が、非常に複雑となってし
まう。また、第８図の例では、物理アドレス空間を参照
するウインドウ領域が固定されるために、やはり、物理
アドレス空間での各ブロック間のデータ転送や演算が、
非常に困難であった。
本発明は、このような問題点を解決するもので、物理
アドレスの論理アドレスへの配置に、より柔軟性を持た
せて、高いデータ処理能力を持つ、マイクロコンピュー
タを提供することを目的とする。
アドレスの論理アドレスへの配置に、より柔軟性を持た
せて、高いデータ処理能力を持つ、マイクロコンピュー
タを提供することを目的とする。
本発明のマイクロコンピュータは、CPUと、前記CPUか
らのデータを記憶する複数の記憶回路と、前記CPUが出
力するアドレス信号の１部分をデコードして選択信号を
出力するデコード回路と、前記選択信号に応じて複数の
前記記憶回路の出力のうちから１つを選択して出力する
第１の選択回路と、前記第１の選択回路の出力を外部に
出力するアドレス出力回路と、前記記憶回路が記憶する
デコータをデコードし、デコード信号を出力する先どり
デコード回路と、前記選択信号に応じて複数の前記先ど
りデコード回路の出力のうちから１つを選択して出力す
る第２の選択回路と、前記第２の選択回路の出力を外部
に出力するチップイネーブル出力回路とを有し、前記ア
ドレス出力回路が出力するアドレスに応じた外部回路
を、前記チップイネーブル出力回路が出力するチップイ
ネーブル信号に基づいてイネーブルにしてなることを特
徴とする。
らのデータを記憶する複数の記憶回路と、前記CPUが出
力するアドレス信号の１部分をデコードして選択信号を
出力するデコード回路と、前記選択信号に応じて複数の
前記記憶回路の出力のうちから１つを選択して出力する
第１の選択回路と、前記第１の選択回路の出力を外部に
出力するアドレス出力回路と、前記記憶回路が記憶する
デコータをデコードし、デコード信号を出力する先どり
デコード回路と、前記選択信号に応じて複数の前記先ど
りデコード回路の出力のうちから１つを選択して出力す
る第２の選択回路と、前記第２の選択回路の出力を外部
に出力するチップイネーブル出力回路とを有し、前記ア
ドレス出力回路が出力するアドレスに応じた外部回路
を、前記チップイネーブル出力回路が出力するチップイ
ネーブル信号に基づいてイネーブルにしてなることを特
徴とする。
本発明は、以上の構成を持ち内部アドレス信号の１部
分を、その信号によって指定される記憶回路の持つデー
タに変換するので、論理アドレス空間と物理アドレス空
間の対応に、柔軟性を持たせることができる。
分を、その信号によって指定される記憶回路の持つデー
タに変換するので、論理アドレス空間と物理アドレス空
間の対応に、柔軟性を持たせることができる。
本発明の一実施例を第２図に示す。第２図を参照する
に、1aから1mは第１図と共通する。CPU（1a）は、内部
データバス1bを介して記憶回路1c、1d、1eの各データラ
ッチ回路2a、2b、2cとデータの入出力を行う。各記憶回
路1c、1d、1eは、それぞれ、先どりデコード回路2d、2
e、2fを持ち、各データラッチ回路2a、2b、2cのデータ
を、あらかじめデコードしておき、結果を、選択回路1k
へ出力している。初期化信号線2gは、CPU（1a）より、
データラッチ回路2cに初期値を与える。これによりマイ
クロコンピュータは、システムリセット後物理アドレス
上の特定のアドレスから動作を開始することができる。
デコード回路1jは、CPU（1a）からアドレス信号の１部
分1fを入力して、これをクロック信号2pに同期して、内
部のラッチ回路2oに取込む。ラッリ回路2oの出力2mは、
デコーダ2gがデコードして、選択信号1g、1h、1iを出力
する。選択回路1kは、各記憶回路（1c、1d、1e）のうち
のいずれか１つを選択信号1g、1h、1iにより選択する。
例えば、記憶回路1cが選択されたとすると、記憶回路1c
の、データラッチ回路2aの出力を、信号線１を介して
アドレス出力回路2hに出力し、先取りデコード回路2dの
出力を、信号線2nを介してチップイネーブル出力回路2i
に出力する。アドレス出力回路2hと、チップイネーブル
出力回路2iは、それぞれ、内部にラッチ回路を持ちクロ
ック信号2lに同期して、入力データを取り込み、チップ
外部に、アドレス信号2j、または外部の周辺回路の選択
のためチップイネーブル信号2kとして出力する。
に、1aから1mは第１図と共通する。CPU（1a）は、内部
データバス1bを介して記憶回路1c、1d、1eの各データラ
ッチ回路2a、2b、2cとデータの入出力を行う。各記憶回
路1c、1d、1eは、それぞれ、先どりデコード回路2d、2
e、2fを持ち、各データラッチ回路2a、2b、2cのデータ
を、あらかじめデコードしておき、結果を、選択回路1k
へ出力している。初期化信号線2gは、CPU（1a）より、
データラッチ回路2cに初期値を与える。これによりマイ
クロコンピュータは、システムリセット後物理アドレス
上の特定のアドレスから動作を開始することができる。
デコード回路1jは、CPU（1a）からアドレス信号の１部
分1fを入力して、これをクロック信号2pに同期して、内
部のラッチ回路2oに取込む。ラッリ回路2oの出力2mは、
デコーダ2gがデコードして、選択信号1g、1h、1iを出力
する。選択回路1kは、各記憶回路（1c、1d、1e）のうち
のいずれか１つを選択信号1g、1h、1iにより選択する。
例えば、記憶回路1cが選択されたとすると、記憶回路1c
の、データラッチ回路2aの出力を、信号線１を介して
アドレス出力回路2hに出力し、先取りデコード回路2dの
出力を、信号線2nを介してチップイネーブル出力回路2i
に出力する。アドレス出力回路2hと、チップイネーブル
出力回路2iは、それぞれ、内部にラッチ回路を持ちクロ
ック信号2lに同期して、入力データを取り込み、チップ
外部に、アドレス信号2j、または外部の周辺回路の選択
のためチップイネーブル信号2kとして出力する。
第３図は本発明の動作を説明するタイムチャートであ
る。第３図を参照するに、1f、1g、１、2p、2l、2m、
2n、2k、2jは、第１図及び第２図と共通する。3aは、デ
コード回路1jの持つラッチ回路2oに対するアドレス信号
1fの、セットアップ時間である。3bは、ラッチ回路2oが
持つ遅延時間、3cはデコーダ2gの持つ遅延時間、3dは、
アドレス出力回路2hが持つラッチ回路と、チップイネー
ブル出力回路2iが持つラッチ回路に対する入力データの
セットアップ時間、3eは、アドレス出力回路2h、チップ
イネーブル出力回路2iが持つ遅延時間である。
る。第３図を参照するに、1f、1g、１、2p、2l、2m、
2n、2k、2jは、第１図及び第２図と共通する。3aは、デ
コード回路1jの持つラッチ回路2oに対するアドレス信号
1fの、セットアップ時間である。3bは、ラッチ回路2oが
持つ遅延時間、3cはデコーダ2gの持つ遅延時間、3dは、
アドレス出力回路2hが持つラッチ回路と、チップイネー
ブル出力回路2iが持つラッチ回路に対する入力データの
セットアップ時間、3eは、アドレス出力回路2h、チップ
イネーブル出力回路2iが持つ遅延時間である。
第３図において動作を追うと、クロック信号2pが立上
る前に、セットアップ時間3aにより、アドレス信号1f
は、確定している。クロック信号2pが立上るとアドレス
信号は、ラッチ回路2o（遅延時間3b）、デコーダ2g（遅
延時間3c）を通って、選択信号1g、1h、1iを確定する。
選択信号1g、1h、1iに従って選択回路が出力データを、
信号線１、2nに出力する。クロック信号2lが立上る前
に、セットアップ時間3dによって信号線１、2n上のデ
ータは確定している。従って、クロック信号2lが立上る
と、アドレス出力回路2hと、チップイネーブル出力回路
2iの持つ遅延時間（3e）のみで、チップ外部に、アドレ
ス信号2jと、チップイネーブル信号（2k）が確定する。
る前に、セットアップ時間3aにより、アドレス信号1f
は、確定している。クロック信号2pが立上るとアドレス
信号は、ラッチ回路2o（遅延時間3b）、デコーダ2g（遅
延時間3c）を通って、選択信号1g、1h、1iを確定する。
選択信号1g、1h、1iに従って選択回路が出力データを、
信号線１、2nに出力する。クロック信号2lが立上る前
に、セットアップ時間3dによって信号線１、2n上のデ
ータは確定している。従って、クロック信号2lが立上る
と、アドレス出力回路2hと、チップイネーブル出力回路
2iの持つ遅延時間（3e）のみで、チップ外部に、アドレ
ス信号2jと、チップイネーブル信号（2k）が確定する。
第４図は、本実施例におけるアドレス変換の方法を示
す図である。説明のために、デコードする内部アドレス
信号1fは３ビット、CPU（1a）の持つアドレス空間は16
ビット、記憶回路1c、1d、1eが持つデータラッチ回路８
ビットを仮定している。従って、この場合は、16ビット
の論理アドレスの上位３ビットが、記憶回路の８ビット
データに置き換えられて、21ビットの物理アドレスに変
換される。
す図である。説明のために、デコードする内部アドレス
信号1fは３ビット、CPU（1a）の持つアドレス空間は16
ビット、記憶回路1c、1d、1eが持つデータラッチ回路８
ビットを仮定している。従って、この場合は、16ビット
の論理アドレスの上位３ビットが、記憶回路の８ビット
データに置き換えられて、21ビットの物理アドレスに変
換される。
第５図は、本実施例のマイクロコンピュータの持つア
ドレス空間である。説明のために、第４図における条件
に加えて、記憶回路を８セット持ち、デコードする内部
アドレス1fの３ビットによって番号付けされることを仮
定している。第５図に示すように、論理アドレスと物理
アドレスの対応は、８つの記憶回路の内容によって変化
する。216ステップの論理アドレス空間は、8192ステッ
プ単位で８個のブロックに分割される。同様に、221ス
テップの物理アドレスも、8192ステップ単位で、256個
のステップに分割し、アドレスの低い側から、16進数で
00〜FFと番号付けされる。番号付けされた8192ステップ
のブロックは、８つの記憶回路の内容によって指定さ
れ、論理アドレス空間に再配置される。記憶回路の内容
を図のように仮定したときの論理アドレス空間と物理ア
ドレス空間との対応例を示している。
ドレス空間である。説明のために、第４図における条件
に加えて、記憶回路を８セット持ち、デコードする内部
アドレス1fの３ビットによって番号付けされることを仮
定している。第５図に示すように、論理アドレスと物理
アドレスの対応は、８つの記憶回路の内容によって変化
する。216ステップの論理アドレス空間は、8192ステッ
プ単位で８個のブロックに分割される。同様に、221ス
テップの物理アドレスも、8192ステップ単位で、256個
のステップに分割し、アドレスの低い側から、16進数で
00〜FFと番号付けされる。番号付けされた8192ステップ
のブロックは、８つの記憶回路の内容によって指定さ
れ、論理アドレス空間に再配置される。記憶回路の内容
を図のように仮定したときの論理アドレス空間と物理ア
ドレス空間との対応例を示している。
本発明のマイクロコンピュータは、CPUと、前記CPUか
らのデータを記憶する複数の記憶回路と、前記CPUが出
力するアドレス信号の１部分をデコードして選択信号を
出力するデコード回路と、前記選択信号に応じて複数の
前記記憶回路の出力のうちから１つの選択して出力する
第１の選択回路と、前記第１の選択回路の出力を外部に
出力するアドレス出力回路と、前記記憶回路が記憶する
データをデコードし、デコード信号を出力する先どりデ
コード回路と、前記選択信号に応じて複数の前記先どり
デコード回路の出力のうちから１つを選択して出力する
第２の選択回路と、前記第２の選択回路の出力を外部に
出力するチップイネーブル出力回路とを有し、前記アド
レス出力回路が出力するアドレスに応じた外部回路を、
前記チップイネーブル出力回路が出力するイネーブル信
号に基づいてイネーブルにしてなるため、本発明のマイ
クロコンピュータは、CPUからのデータをあらかじめ複
数の記憶回路に記憶しておくとともに、該記憶回路のデ
ータを先どりデコード回路によってデコードしてデコー
ド信号をもあらかじめ確定しておく。そして、該複数の
記憶回路の記憶データと該複数のデコード信号とからな
る複数の組の中から、アドレス信号の１部分をデコード
して得られる選択信号によって一つの組を選択する。そ
して、該選択された前記記憶データをアドレス出力回路
から、前記デコード信号をチップイネーブル出力回路か
らそれぞれ出力することで、アドレス出力回路が出力す
るアドレスに応じた外部回路を、前記チップイネーブル
出力回路が出力するチップイネーブル信号に基づいてイ
ネーブルにする。
らのデータを記憶する複数の記憶回路と、前記CPUが出
力するアドレス信号の１部分をデコードして選択信号を
出力するデコード回路と、前記選択信号に応じて複数の
前記記憶回路の出力のうちから１つの選択して出力する
第１の選択回路と、前記第１の選択回路の出力を外部に
出力するアドレス出力回路と、前記記憶回路が記憶する
データをデコードし、デコード信号を出力する先どりデ
コード回路と、前記選択信号に応じて複数の前記先どり
デコード回路の出力のうちから１つを選択して出力する
第２の選択回路と、前記第２の選択回路の出力を外部に
出力するチップイネーブル出力回路とを有し、前記アド
レス出力回路が出力するアドレスに応じた外部回路を、
前記チップイネーブル出力回路が出力するイネーブル信
号に基づいてイネーブルにしてなるため、本発明のマイ
クロコンピュータは、CPUからのデータをあらかじめ複
数の記憶回路に記憶しておくとともに、該記憶回路のデ
ータを先どりデコード回路によってデコードしてデコー
ド信号をもあらかじめ確定しておく。そして、該複数の
記憶回路の記憶データと該複数のデコード信号とからな
る複数の組の中から、アドレス信号の１部分をデコード
して得られる選択信号によって一つの組を選択する。そ
して、該選択された前記記憶データをアドレス出力回路
から、前記デコード信号をチップイネーブル出力回路か
らそれぞれ出力することで、アドレス出力回路が出力す
るアドレスに応じた外部回路を、前記チップイネーブル
出力回路が出力するチップイネーブル信号に基づいてイ
ネーブルにする。
従って、本発明のマイクロコンピュータによれば、前
記記憶回路にデータが記憶された直後には前記先どりデ
コード回路の作用によりイネーブルにすべきチップイネ
ーブル信号も確定することになるため、外部回路のイネ
ーブル信号の確定と該外部回路へのアドレスの確定とが
ほぼ同時に行われることとなり、該外部回路への高速な
アクセスが可能となる。そのため、本発明のマイクロコ
ンピュータによれば、論理アドレス空間と物理アドレス
空間との対応に柔軟性を持つことが可能となり相異なる
物理アドレスブロック間でのデータ転送や演算処理を効
率よく行うことができ、特に、複数の外部回路を使用し
これらの外部回路がそれぞれ異なる物理アドレスブロッ
クにアドレスが割り当てられている場合であっても、ア
ドレスの確定とチップイネーブルの確定とがほぼ同時に
行われるための高速処理が可能となる。
記記憶回路にデータが記憶された直後には前記先どりデ
コード回路の作用によりイネーブルにすべきチップイネ
ーブル信号も確定することになるため、外部回路のイネ
ーブル信号の確定と該外部回路へのアドレスの確定とが
ほぼ同時に行われることとなり、該外部回路への高速な
アクセスが可能となる。そのため、本発明のマイクロコ
ンピュータによれば、論理アドレス空間と物理アドレス
空間との対応に柔軟性を持つことが可能となり相異なる
物理アドレスブロック間でのデータ転送や演算処理を効
率よく行うことができ、特に、複数の外部回路を使用し
これらの外部回路がそれぞれ異なる物理アドレスブロッ
クにアドレスが割り当てられている場合であっても、ア
ドレスの確定とチップイネーブルの確定とがほぼ同時に
行われるための高速処理が可能となる。
第１図は、本発明の構成図。 第２図は、本発明の一実施例を示すブロック図。 第３図は、実施例の動作を示すタイムチャート。 第４図は、実施例のアドレス変換の方法を示す図。 第５図は、実施例のマイクロコンピュータの持つアドレ
ス空間を示す図。 第６図は、従来例を示すブロック図。 第７図は、従来例のアドレス空間を示す図。 第８図は、他の従来例を示すブロック図。 第９図は、他の従来例のアドレス空間を示す図。 図において 1aは、CPU 1c、1d、1eは記憶回路。 1jは、デコード回路。 1kは、選択回路。 1mは、アドレス出力回路である。
ス空間を示す図。 第６図は、従来例を示すブロック図。 第７図は、従来例のアドレス空間を示す図。 第８図は、他の従来例を示すブロック図。 第９図は、他の従来例のアドレス空間を示す図。 図において 1aは、CPU 1c、1d、1eは記憶回路。 1jは、デコード回路。 1kは、選択回路。 1mは、アドレス出力回路である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−92054（ＪＰ，Ａ) 特開 昭62−3353（ＪＰ，Ａ) 特開 昭62−180585（ＪＰ，Ａ) 特公 昭47−25167（ＪＰ，Ｂ１)
Claims (5)
- 【請求項１】CPUと、 前記CPUからのデータを記憶する複数の記憶回路と、 前記CPUが出力するアドレス信号の１部分をデコードし
て選択信号を出力するデコード回路と、 前記選択信号に応じて複数の前記記憶回路の出力のうち
から１つを選択して出力する第１の選択回路と、 前記第１の選択回路の出力を外部に出力するアドレス出
力回路と、 前記記憶回路が記憶するデータをデコードし、デコード
信号を出力する先どりデコード回路と、 前記選択信号に応じて複数の前記先どりデコード回路の
出力のうちから１つを選択して出力する第２の選択回路
と、 前記第２の選択回路の出力を外部に出力するチップイネ
ーブル出力回路とを有し、 前記アドレス出力回路が出力するアドレスに応じた外部
回路を、前記チップイネーブル出力回路が出力するチッ
プイネーブル信号に基づいてイネーブルにしてなること
を特徴とするマイクロコンピュータ。 - 【請求項２】前記デコード回路は前記アドレス信号の１
部分をラッチするラッチ回路を有することを特徴とする
特許請求の範囲第１項記載のマイクロコンピュータ。 - 【請求項３】前記アドレス出力回路は前記第１の選択回
路からの出力をラッチするラッチ回路を有し、該ラッチ
回路の出力に基づいて前記外部回路へのアドレスを出力
してなることを特徴とする特許請求の範囲第１項記載の
マイクロコンピュータ。 - 【請求項４】前記チップイネーブル出力回路は前記第２
の選択回路からの出力をラッチするラッチ回路を有し、
該ラッチ回路の出力に基づいて前記外部回路へのチップ
イネーブル信号を出力してなることを特徴とする特許請
求の範囲第３項記載のマイクロコンピュータ。 - 【請求項５】前記アドレス出力回路のラッチ回路と前記
チップイネーブル出力回路のラッチ回路は共通の信号に
基づいてラッチしてなることを特徴とする特許請求の範
囲第４項記載のマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217557A JP2622553B2 (ja) | 1987-08-31 | 1987-08-31 | マイクロコンピュータ |
| CN 88106383 CN1014383B (zh) | 1987-07-30 | 1988-07-30 | 微波天线 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217557A JP2622553B2 (ja) | 1987-08-31 | 1987-08-31 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6459547A JPS6459547A (en) | 1989-03-07 |
| JP2622553B2 true JP2622553B2 (ja) | 1997-06-18 |
Family
ID=16706127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62217557A Expired - Lifetime JP2622553B2 (ja) | 1987-07-30 | 1987-08-31 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622553B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892054A (ja) * | 1981-11-27 | 1983-06-01 | Sharp Corp | プログラマブル・チツプ・イネ−ブル回路 |
-
1987
- 1987-08-31 JP JP62217557A patent/JP2622553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6459547A (en) | 1989-03-07 |
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