JPS5892054A - プログラマブル・チツプ・イネ−ブル回路 - Google Patents
プログラマブル・チツプ・イネ−ブル回路Info
- Publication number
- JPS5892054A JPS5892054A JP56191215A JP19121581A JPS5892054A JP S5892054 A JPS5892054 A JP S5892054A JP 56191215 A JP56191215 A JP 56191215A JP 19121581 A JP19121581 A JP 19121581A JP S5892054 A JPS5892054 A JP S5892054A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- chip enable
- chip
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ワンチップ・マイクロコンピュータで外部メ
モリを付加する場合の、チップ・イネーブル回路に関す
るものである。
モリを付加する場合の、チップ・イネーブル回路に関す
るものである。
通常、ワンチップ・マイクロコンピュータで外部メモリ
を付加する際には、第７図に図示されるように、ワンチ
ップ・マイクロコンピュータ／の上位アドレス線−をデ
コーダ３に接続し、デコードした出力線ダを各外部メモ
リ・チップｊ、、ｓ・・・のチップ・イネーブル端子に
接続している。下位アドレス線ｔは共通に外部メモリ・
チップｊ、５、・・・に接続され、選択された外部メモ
リのアドレスを指定する。従来はこのように外部にデコ
ーダ３を必要とし、システム全体の部品点数を多くした
。
を付加する際には、第７図に図示されるように、ワンチ
ップ・マイクロコンピュータ／の上位アドレス線−をデ
コーダ３に接続し、デコードした出力線ダを各外部メモ
リ・チップｊ、、ｓ・・・のチップ・イネーブル端子に
接続している。下位アドレス線ｔは共通に外部メモリ・
チップｊ、５、・・・に接続され、選択された外部メモ
リのアドレスを指定する。従来はこのように外部にデコ
ーダ３を必要とし、システム全体の部品点数を多くした
。
本発明は外部のデコーダを省くことを可能にしまたコン
ピュータプログラムにより、場合によってはアドレス信
号を出力してメモリ容量の大きなシステムにも対処でき
るようにしたものである。
ピュータプログラムにより、場合によってはアドレス信
号を出力してメモリ容量の大きなシステムにも対処でき
るようにしたものである。
第一図にシステム構成例を、第３図にワンチップ・マイ
クロコンピュータ内の要部ブロック図を示す。
クロコンピュータ内の要部ブロック図を示す。
第、２図に明らかなようｔこ、ワンチップ・マイクロコ
ンピュータ／内にデコーダ３を内蔵して、デコードされ
たチップ・イネーブル信号を上位のアドレス線コに出力
することにより、外部のデコーダを省くことが可能とな
り、システム全体の部品点数を減らすことができる。
ンピュータ／内にデコーダ３を内蔵して、デコードされ
たチップ・イネーブル信号を上位のアドレス線コに出力
することにより、外部のデコーダを省くことが可能とな
り、システム全体の部品点数を減らすことができる。
第３図は一ビットのものを示しているが、他のビット数
のものでも同様である。デコーダ３は上述のようにワン
チップ・マイクロコンビ、ユータ／に内蔵？れたもので
あり、このデコーダ３によりアドレス信号をデコードし
、各線にそれぞれ外部メモリ、５，６．・・・に対応す
るチップ・イネーブル信号を出力している。ゲート回路
Ｚは、コンピュータプログラムに応じて発生するアドレ
ス／イネーブル選択信号Ｐによって制御され、ワンチッ
プ、マイクロコンピュータ／よりアドレス信号を出力す
るか、チップ・イネーブル信号を出力するかを選択する
。チップ・イネーブル信号を選択した場合は、第２図の
ようなシステム構成になる。
のものでも同様である。デコーダ３は上述のようにワン
チップ・マイクロコンビ、ユータ／に内蔵？れたもので
あり、このデコーダ３によりアドレス信号をデコードし
、各線にそれぞれ外部メモリ、５，６．・・・に対応す
るチップ・イネーブル信号を出力している。ゲート回路
Ｚは、コンピュータプログラムに応じて発生するアドレ
ス／イネーブル選択信号Ｐによって制御され、ワンチッ
プ、マイクロコンピュータ／よりアドレス信号を出力す
るか、チップ・イネーブル信号を出力するかを選択する
。チップ・イネーブル信号を選択した場合は、第２図の
ようなシステム構成になる。
上述のように本発明は、ワンチップ・マイクロコンピュ
ータ内にデコーダを内蔵して、デコードδれたチップ・
イネーブル信号を上位のアドレス線に出力することによ
り、外部のデコーダを省くことが可能になり、また、ア
ドレス信号を出力するかチップ・イネーブル信号を出力
するかをコンピュータプログラムにより指定できるよう
にしたものであって、コンピュータプログラムの変更だ
けで、メモリ容量の大きなシステムにも対処でき広範囲
に利用できる有益なプログラマブル・チップ・イネーブ
ル回路が提供できる。
ータ内にデコーダを内蔵して、デコードδれたチップ・
イネーブル信号を上位のアドレス線に出力することによ
り、外部のデコーダを省くことが可能になり、また、ア
ドレス信号を出力するかチップ・イネーブル信号を出力
するかをコンピュータプログラムにより指定できるよう
にしたものであって、コンピュータプログラムの変更だ
けで、メモリ容量の大きなシステムにも対処でき広範囲
に利用できる有益なプログラマブル・チップ・イネーブ
ル回路が提供できる。
第１図は従来例を示すシステム構成図、第２図は本発明
の一実施例を示すシステム構成図、第３図は上記実施例
におけるワンチップ・マイクロコンピュータ内の要部ブ
ロック図である。 ／・・・ワンチップ・マイクロコンピュータ、３・・・
デコーダ、 ｊ・・・外部メモリ。 代理人 弁理士 福 士 愛 彦
の一実施例を示すシステム構成図、第３図は上記実施例
におけるワンチップ・マイクロコンピュータ内の要部ブ
ロック図である。 ／・・・ワンチップ・マイクロコンピュータ、３・・・
デコーダ、 ｊ・・・外部メモリ。 代理人 弁理士 福 士 愛 彦
Claims (1)
- １、 ワンチップ−マイクロコンピュータ内に外部メモ
リのチップ・イネーブル信号を発生するデコーダを内蔵
し、コンピュータプログラムにより、アドレス信号を出
力するか上記デコーダからのチップ・イネーブル信号を
出力するかを選択指定する手段を備えてなることを特徴
とするプログラマブル・チップ・イネーブル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191215A JPS5892054A (ja) | 1981-11-27 | 1981-11-27 | プログラマブル・チツプ・イネ−ブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191215A JPS5892054A (ja) | 1981-11-27 | 1981-11-27 | プログラマブル・チツプ・イネ−ブル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892054A true JPS5892054A (ja) | 1983-06-01 |
Family
ID=16270818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191215A Pending JPS5892054A (ja) | 1981-11-27 | 1981-11-27 | プログラマブル・チツプ・イネ−ブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892054A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154395A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | メモリ制御回路 |
| JPS6446855A (en) * | 1987-08-17 | 1989-02-21 | Nec Corp | Extended bus system |
| JPS6459547A (en) * | 1987-08-31 | 1989-03-07 | Seiko Epson Corp | Microcomputer |
| EP0393281A2 (en) * | 1989-04-20 | 1990-10-24 | International Control Automation Finance S.A. | Method and apparatus for shadowing memory |
-
1981
- 1981-11-27 JP JP56191215A patent/JPS5892054A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154395A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | メモリ制御回路 |
| JPS6446855A (en) * | 1987-08-17 | 1989-02-21 | Nec Corp | Extended bus system |
| JP2712185B2 (ja) * | 1987-08-17 | 1998-02-10 | 日本電気株式会社 | 拡張バス方式 |
| JPS6459547A (en) * | 1987-08-31 | 1989-03-07 | Seiko Epson Corp | Microcomputer |
| EP0393281A2 (en) * | 1989-04-20 | 1990-10-24 | International Control Automation Finance S.A. | Method and apparatus for shadowing memory |
| US5410665A (en) * | 1989-04-20 | 1995-04-25 | Elsag International B.V. | Process controller single memory chip shadowing technique |
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