JPS62279598A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
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- JPS62279598A JPS62279598A JP61122862A JP12286286A JPS62279598A JP S62279598 A JPS62279598 A JP S62279598A JP 61122862 A JP61122862 A JP 61122862A JP 12286286 A JP12286286 A JP 12286286A JP S62279598 A JPS62279598 A JP S62279598A
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- JP
- Japan
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- rom
- memory
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- circuit
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- 230000015654 memory Effects 0.000 title claims abstract description 42
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 102220030763 rs1385129 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
アドレス領域の一部を他のメモリで置き換えたＲＯＭに
おいて、アドレスデコード出力回路をメモリ素子の中に
内蔵せしめ回路の小型化、低消費電力化を図る。
おいて、アドレスデコード出力回路をメモリ素子の中に
内蔵せしめ回路の小型化、低消費電力化を図る。
本発明は、読出し専用メモリ （ＲＯＭ）のアドレス領
域の一部を他のメモリで置き換えるための構成に関する
。
域の一部を他のメモリで置き換えるための構成に関する
。
あるメモリが占有するアドレス領域の一部を、他のメモ
リ等で使用させる場合、外部にアドレスデコード回路が
必要になる。その構成例を第６図に示している。図にお
いて、マイクロプロセッサ６１と６３．６４のメモリＡ
、Ｂ間にアドレスデコード回路６２を配設した構成を示
し、各々は別々のチップで実現している。マイクロプロ
セッサ６１と各メモリの間のアドレス信号の一部はアド
レスデコード回路６２に与えられ、デコード出力信号Ｄ
Ｓ、、ＤＳ２がそれぞれのメモリ６３．６４のＣ３（チ
ップセレクト端子）にチップイネーブル信号として印加
される構成となっている。
リ等で使用させる場合、外部にアドレスデコード回路が
必要になる。その構成例を第６図に示している。図にお
いて、マイクロプロセッサ６１と６３．６４のメモリＡ
、Ｂ間にアドレスデコード回路６２を配設した構成を示
し、各々は別々のチップで実現している。マイクロプロ
セッサ６１と各メモリの間のアドレス信号の一部はアド
レスデコード回路６２に与えられ、デコード出力信号Ｄ
Ｓ、、ＤＳ２がそれぞれのメモリ６３．６４のＣ３（チ
ップセレクト端子）にチップイネーブル信号として印加
される構成となっている。
第７図に全アドレス領域とメモリＡ、メモリＢに割当て
られる領域とを示しており、この図の場合は２つの領域
は正なることなく構成されている。
られる領域とを示しており、この図の場合は２つの領域
は正なることなく構成されている。
この場合、外付けするアドレスデコード回路は、例えば
アドレス信号の上位の１〜２ビツトについてデコードし
、Ｃ８信号をつくってやれば良いので、デコード回路は
小規模でよい。
アドレス信号の上位の１〜２ビツトについてデコードし
、Ｃ８信号をつくってやれば良いので、デコード回路は
小規模でよい。
ところが、第８図に示すように、メモリＡ、メモリＢに
割り振るアドレス領域を重複させる場合がある。図にお
いて、メモリＢのアドレス領域の一部をメモリＡのアド
レスに置き換えた場合を示している。このように、各メ
モリに割り振るアドレス領域を重ねて設定することはし
ばしば望まれることである。例えば、制御用のマイクロ
コンピュータシステム等で、メモリはほんの小容量で良
く、プログラムは大容量になるような時、全体システム
を小さくするため、第８図の構成が必要になる。
割り振るアドレス領域を重複させる場合がある。図にお
いて、メモリＢのアドレス領域の一部をメモリＡのアド
レスに置き換えた場合を示している。このように、各メ
モリに割り振るアドレス領域を重ねて設定することはし
ばしば望まれることである。例えば、制御用のマイクロ
コンピュータシステム等で、メモリはほんの小容量で良
く、プログラムは大容量になるような時、全体システム
を小さくするため、第８図の構成が必要になる。
ところが、各メモリに割り振ったアドレス領域を重ねる
場合、アドレスデコード回路の規模が大きくなり問題が
生じる。
場合、アドレスデコード回路の規模が大きくなり問題が
生じる。
〔発明が解決しようとする問題点〕
従来の方式ではＲＯＭのアドレス領域の一部を他のメモ
リで置き換える場合、アドレスデコード回路を外付けす
る必要があり、ＲＯＭの容量に比較して、置き換えるべ
きメモリの占める領域が小さい程、相対的にアドレスデ
コード回路の規模が大きくなるという問題があり、その
消費電力も大きくなるという問題があった。
リで置き換える場合、アドレスデコード回路を外付けす
る必要があり、ＲＯＭの容量に比較して、置き換えるべ
きメモリの占める領域が小さい程、相対的にアドレスデ
コード回路の規模が大きくなるという問題があり、その
消費電力も大きくなるという問題があった。
そこで、本発明は上記問題点を解決するために、ＲＯＭ
のアドレス領域の一部を他のメモリで置き換える場合、
アドレスデコード出力回路をメモリ素子の中に内蔵せし
めるものである。
のアドレス領域の一部を他のメモリで置き換える場合、
アドレスデコード出力回路をメモリ素子の中に内蔵せし
めるものである。
そして、ＲＯＭの中にアドレスデコード出力回路を内蔵
する場合、デコードされるアドレスをプログラマブルに
し、任意のアドレスおよび大きさを選択できるようにす
る。プログラミングの方法は、ＲＯＭのデータ書込みと
同じ方法を用いることができる。
する場合、デコードされるアドレスをプログラマブルに
し、任意のアドレスおよび大きさを選択できるようにす
る。プログラミングの方法は、ＲＯＭのデータ書込みと
同じ方法を用いることができる。
本発明では、アドレスデコード出力回路をメモリ素子の
中に内蔵せしめたので、回路の小型化。
中に内蔵せしめたので、回路の小型化。
低消費電力化を図ることが可能になる。且つ、アドレス
デコード出力回路とＲＯＭとをプログラマブルにしたの
で、ＲＯＭに情報を書込む時、例えばマスクＲＯＭの場
合、書込みプログラムとデコーダ回路の書込みプログラ
ムを一枚のマスクで作成することができ、ＲＯＭ情報対
応に同時にデコーダプログラムを書込むことができる。
デコード出力回路とＲＯＭとをプログラマブルにしたの
で、ＲＯＭに情報を書込む時、例えばマスクＲＯＭの場
合、書込みプログラムとデコーダ回路の書込みプログラ
ムを一枚のマスクで作成することができ、ＲＯＭ情報対
応に同時にデコーダプログラムを書込むことができる。
以下、本発明の実施例を図面とともに説明する。
第１図（Ａ）〜（Ｃ）に本発明の一実施例の構成を示し
てあり、第１図（Ａ）は本実施例のＲＯＭのチップ】の
構成を示し、図において、ＭＰＵからのアドレスバス３
．データバス４、制御信号線Ｃ０ＮＴｌに接続するチッ
プ１内には通常のＲＯＭ部１３の他に、入力回路部１１
およびアドレスデコード出力回路（ＤＥＣ）１２が備え
られており、アドレス信号Ａ１５〜ＡＯは通常のＲＯＭ
部１３およびアドレスデコード出力回路１２に接続され
ている。そして、第１図（Ｂ）に示すように、本実施例
のＲＯＭ部１３のアドレス領域は（１３）と指示するよ
うに、ｏｏｏｏ〜ＦＦＦＦであり、また、その一部を置
き換えて割り振るメモリ２のアドレス領域は〔２〕と指
示する８０００〜ｇＯＦＦであるとする。
てあり、第１図（Ａ）は本実施例のＲＯＭのチップ】の
構成を示し、図において、ＭＰＵからのアドレスバス３
．データバス４、制御信号線Ｃ０ＮＴｌに接続するチッ
プ１内には通常のＲＯＭ部１３の他に、入力回路部１１
およびアドレスデコード出力回路（ＤＥＣ）１２が備え
られており、アドレス信号Ａ１５〜ＡＯは通常のＲＯＭ
部１３およびアドレスデコード出力回路１２に接続され
ている。そして、第１図（Ｂ）に示すように、本実施例
のＲＯＭ部１３のアドレス領域は（１３）と指示するよ
うに、ｏｏｏｏ〜ＦＦＦＦであり、また、その一部を置
き換えて割り振るメモリ２のアドレス領域は〔２〕と指
示する８０００〜ｇＯＦＦであるとする。
以上の構成において、チップ１はＭＰＵから選択端子１
６に印加される制御信号Ｃ０ＮＴｌに応じて動作し、ア
ドレスデコード出力回路１２はアドレス信号Ａ１５〜Ａ
Ｏが、 Ａ １５＝ １ Ａ１４〜八８＋Ｏ Ａ７〜ＡＯ＝Ｘ （ＸはＤｏｎ ’ ｔ ｃａｒｅ）
すなわち、アドレスデコード出力回路１２は８０ＸＸ
（２進数テ１００ＯＯＯＯＯＸＸＸＸＸＸＸＸ、 ヲテ
：］ −ｔ’する。）をデコードし、 制御出力信号端子１５に他のメモリ２の制御信号Ｃ０Ｎ
Ｔ２を出力する。他のメモリ２は選択端子２６に制御信
号Ｃ０ＮＴ２が印加されることにより選択され、アドレ
スバス３の信号Ａ７〜ＡＯで指定されるアドレスのセル
に情報が書込まれ、またはセルから情報が読出されデー
タバス４に出力される。一方、デコーダ１２は、内部制
御信号１４をＲＯＭ部工に送出し、ＲＯＭ部１３の出力
をハイインピーダンスにする。
６に印加される制御信号Ｃ０ＮＴｌに応じて動作し、ア
ドレスデコード出力回路１２はアドレス信号Ａ１５〜Ａ
Ｏが、 Ａ １５＝ １ Ａ１４〜八８＋Ｏ Ａ７〜ＡＯ＝Ｘ （ＸはＤｏｎ ’ ｔ ｃａｒｅ）
すなわち、アドレスデコード出力回路１２は８０ＸＸ
（２進数テ１００ＯＯＯＯＯＸＸＸＸＸＸＸＸ、 ヲテ
：］ −ｔ’する。）をデコードし、 制御出力信号端子１５に他のメモリ２の制御信号Ｃ０Ｎ
Ｔ２を出力する。他のメモリ２は選択端子２６に制御信
号Ｃ０ＮＴ２が印加されることにより選択され、アドレ
スバス３の信号Ａ７〜ＡＯで指定されるアドレスのセル
に情報が書込まれ、またはセルから情報が読出されデー
タバス４に出力される。一方、デコーダ１２は、内部制
御信号１４をＲＯＭ部工に送出し、ＲＯＭ部１３の出力
をハイインピーダンスにする。
他方、アドレス信号が上記以外の場合は、アドレスデコ
ード出力回路１２の制御出力信号Ｃ０ＮＴ２は非活性で
あり、他のメモリ２は選択されず、また、内部制御信号
１４も出力されないから、ＲＯＭ部１３の出力のハイイ
ンピーダンスは解除され、外部から印加されるアドレス
信号、！１５〜ＡＯに応じて、ＲＯＭ部１３の情報が読
出されデータバス４に出力される。
ード出力回路１２の制御出力信号Ｃ０ＮＴ２は非活性で
あり、他のメモリ２は選択されず、また、内部制御信号
１４も出力されないから、ＲＯＭ部１３の出力のハイイ
ンピーダンスは解除され、外部から印加されるアドレス
信号、！１５〜ＡＯに応じて、ＲＯＭ部１３の情報が読
出されデータバス４に出力される。
第２図に、本実施例の要部であるアドレスデコード出力
回路１２の詳細部分構成図を示す。
回路１２の詳細部分構成図を示す。
ここでは、簡単のためアドレス３ビット分についてのデ
コーダ回路を示している。各アドレス信号をＡ ｋ ＋
Ａ Ｊ Ｉ Ａ Ｉと示し、それぞれにデコーダＤＡ
ｋ、Ｄへｊ 、ＤＡｉが接続しており、各デコーダはそ
の前後にバッファとしてのインバータを備える。各デコ
ーダの出力を入力とするＮＡＮＤ回路が備えられ、その
出力として制御出力信号Ｃ０ＮＴ２を得ている。
コーダ回路を示している。各アドレス信号をＡ ｋ ＋
Ａ Ｊ Ｉ Ａ Ｉと示し、それぞれにデコーダＤＡ
ｋ、Ｄへｊ 、ＤＡｉが接続しており、各デコーダはそ
の前後にバッファとしてのインバータを備える。各デコ
ーダの出力を入力とするＮＡＮＤ回路が備えられ、その
出力として制御出力信号Ｃ０ＮＴ２を得ている。
例えば、ＡｋにはＣＭＯＳインバータ（Ｑｋｌ、 Ｑｋ
２）とＣＭＯＳインバータ（Ｑｋ３． Ｑｋ４）間に
デコーダＤＡｋ （ＱｋＬ、 Ｑｋｌｌ、 ＱｋＤ）を
備え、当該ビットのデコード結果はＮＡＮＤ回路（負荷
トランジスタＱＡＩ〜ＱＡ３と３人カゲートのトランジ
スタＱＡ４〜ＱＡ６）のトランジスタＱＡ６のゲートに
印加される。
２）とＣＭＯＳインバータ（Ｑｋ３． Ｑｋ４）間に
デコーダＤＡｋ （ＱｋＬ、 Ｑｋｌｌ、 ＱｋＤ）を
備え、当該ビットのデコード結果はＮＡＮＤ回路（負荷
トランジスタＱＡＩ〜ＱＡ３と３人カゲートのトランジ
スタＱＡ４〜ＱＡ６）のトランジスタＱＡ６のゲートに
印加される。
他のビットについても、デコーダのトランジスタのプロ
グラムが異なる他は同一構成であり、それぞれのデコー
ド結果は、ＮＡＮＤ回路のトランジスタＱＡ５． ＱＡ
４のゲートに接続されている。
グラムが異なる他は同一構成であり、それぞれのデコー
ド結果は、ＮＡＮＤ回路のトランジスタＱＡ５． ＱＡ
４のゲートに接続されている。
第２図のアドレスデコード出力回路のプログラム例では
、 Ａｋのビットでは、トランジスタＱＫＤを導通し、他の
トランジスタＱｋＬ、 Ｑｋｌｌは非導通にプログラム
している（トランジスタ記号のハンチングが導通を表す
ものとする）。従って、デコーダＤＡｋの出力ノードは
アドレス入力の如何に拘わらずＬレベルであり、インバ
ータ（Ｑｋ３． Ｑｋ４）で反転されてＨレベルが常時
出力する。
、 Ａｋのビットでは、トランジスタＱＫＤを導通し、他の
トランジスタＱｋＬ、 Ｑｋｌｌは非導通にプログラム
している（トランジスタ記号のハンチングが導通を表す
ものとする）。従って、デコーダＤＡｋの出力ノードは
アドレス入力の如何に拘わらずＬレベルであり、インバ
ータ（Ｑｋ３． Ｑｋ４）で反転されてＨレベルが常時
出力する。
Ａｊのビットでは、トランジスタＱｊＨを導通し、他の
トランジスタＱｊＬ、ＱｊＤは非導通にプログラムして
いる。従って、アドレス入力がインバータ（ＱｊＬ Ｑ
ｊ２）及びインバータ（Ｑｊ３．Ｑｊ４）で反転されて
、アドレスＡｊが出力すれ８ＯＡ＋のビットでは、トラ
ンジスタＱｉＬを導通し、他のトランジスタＱｉＨ＋Ｑ
ｉＤは非導通にプログラムしている。従って、アドレス
入力がインバータ（Ｑｉ３． Ｑ＋４）で反転され、Ａ
ｉの反転出力がＮＡＮＤ回路のトランジスタＱＡ４のゲ
ートに印加される。
トランジスタＱｊＬ、ＱｊＤは非導通にプログラムして
いる。従って、アドレス入力がインバータ（ＱｊＬ Ｑ
ｊ２）及びインバータ（Ｑｊ３．Ｑｊ４）で反転されて
、アドレスＡｊが出力すれ８ＯＡ＋のビットでは、トラ
ンジスタＱｉＬを導通し、他のトランジスタＱｉＨ＋Ｑ
ｉＤは非導通にプログラムしている。従って、アドレス
入力がインバータ（Ｑｉ３． Ｑ＋４）で反転され、Ａ
ｉの反転出力がＮＡＮＤ回路のトランジスタＱＡ４のゲ
ートに印加される。
従って、第２図のデコーダ回路の制御出力信号の論理は
Ａｉ −Ａｊ ・１
である。
なお、第１図の１６ビツトのアドレスデコード出力回路
に拡張すると、上記のように２進数で１０００００００
ＸＸＸＸＸＸＸＸ、をデコートすルタメニ、Ａ１５のデ
コーダはアドレスｆ言号がそのまま出力するように第２
図Ａｊビットのデコーダと同じプログラムにする。
に拡張すると、上記のように２進数で１０００００００
ＸＸＸＸＸＸＸＸ、をデコートすルタメニ、Ａ１５のデ
コーダはアドレスｆ言号がそのまま出力するように第２
図Ａｊビットのデコーダと同じプログラムにする。
Ａ１４〜Ａ８のデコーダはアドレス信号の反転信号が出
力するように第２図Ａｉビットと同じプログラムにする
。
力するように第２図Ａｉビットと同じプログラムにする
。
へ７〜八８のデコーダはアドレス（言号によらずＨレベ
ルを常時出力するために第２図のＡｋビットのデコーダ
と同じプログラムにする。
ルを常時出力するために第２図のＡｋビットのデコーダ
と同じプログラムにする。
以上で例示したアドレスデコード出力回路は、デコーダ
の３つのトランジスタの導通、非導通をＲＯＭのプログ
ラム方法と同じ方法でプログラムするようにしている。
の３つのトランジスタの導通、非導通をＲＯＭのプログ
ラム方法と同じ方法でプログラムするようにしている。
従って、ＲＯＭに情報を書込む時、そのＲＯＭｔｉ！を
報対応に同時にデコーダプログラムを書込むことができ
る。その際、マスクＲＯＭの場合書込みプログラムとデ
コーダの書込みプログラムを一枚のマスクで作成するこ
とができる。
報対応に同時にデコーダプログラムを書込むことができ
る。その際、マスクＲＯＭの場合書込みプログラムとデ
コーダの書込みプログラムを一枚のマスクで作成するこ
とができる。
なお、以上の実施例では重なりが一つの場合を示したが
、重なりを複数にして、これをアドレスデコード出力回
路でデコードすれば、複数の他のメモリにアドレスを割
り振ることができることは明らかであろう。また、アド
レスデコード出力回路１２が一つの場合を示したが、こ
れを複数設け、ＡＮＤやＯＲをとることにより、任意的
にアドレスを他のメモリに置き換えることが可能になる
。
、重なりを複数にして、これをアドレスデコード出力回
路でデコードすれば、複数の他のメモリにアドレスを割
り振ることができることは明らかであろう。また、アド
レスデコード出力回路１２が一つの場合を示したが、こ
れを複数設け、ＡＮＤやＯＲをとることにより、任意的
にアドレスを他のメモリに置き換えることが可能になる
。
次に、本発明の適用例について、第３図〜第５図に示し
ている。
ている。
第３図に示すのは、マイコンのＯ８をＲＯＭ化し、メモ
リディスクを構成する場合を示す。ＲＯＭのディレクト
リ部分を他のメモリ （ＲＯＭまたはＲＡＭ）で置き換
えることにより、拡張が容易になり、応用範囲が拡がる
。
リディスクを構成する場合を示す。ＲＯＭのディレクト
リ部分を他のメモリ （ＲＯＭまたはＲＡＭ）で置き換
えることにより、拡張が容易になり、応用範囲が拡がる
。
第４図に示すのは、Ｏ３の中で機種に依存する部分（Ｂ
Ｉ ＯＳ ： Ｂａ５ｊｃ Ｉｎｐｕｔ ０ｕｔ
ｐｕｔ ５ｙｓｔｅｒｒ１等）を、比較的小容量のＥ
ＰＲＯＭ （書換え可能なＲＯＭ）やＭＡＳＫＲＯＭ等
で置き換えて、各機種に対応する場合を示す。機種毎に
大言ＩＭＡＳＫＲＯＭを開発しなくても良いという利点
が得られる。それにより、新機種の開発期間が短縮さ途
が開拓できる。第５図に、別の応用例として漢字のＣ，
Ｇ、（キャラクタ・ジェネレータ）の未使用部を置き換
えて、外字エリアを作成することを示す。
Ｉ ＯＳ ： Ｂａ５ｊｃ Ｉｎｐｕｔ ０ｕｔ
ｐｕｔ ５ｙｓｔｅｒｒ１等）を、比較的小容量のＥ
ＰＲＯＭ （書換え可能なＲＯＭ）やＭＡＳＫＲＯＭ等
で置き換えて、各機種に対応する場合を示す。機種毎に
大言ＩＭＡＳＫＲＯＭを開発しなくても良いという利点
が得られる。それにより、新機種の開発期間が短縮さ途
が開拓できる。第５図に、別の応用例として漢字のＣ，
Ｇ、（キャラクタ・ジェネレータ）の未使用部を置き換
えて、外字エリアを作成することを示す。
Ｃ発明の効果〕
以上のように、本発明によれば、ＲＯＭのアドレスの一
部を他のメモリのアドレスに置き換える場合に、アドレ
スデコード出力回路をメモリ素子の中に内蔵せしめたの
で、回路の小型化、低消費電力化を図ることが可能にな
る。その際、アドレスデコード出力回路をＲＯＭと同じ
方法でプログラムすることができるという利点がある。
部を他のメモリのアドレスに置き換える場合に、アドレ
スデコード出力回路をメモリ素子の中に内蔵せしめたの
で、回路の小型化、低消費電力化を図ることが可能にな
る。その際、アドレスデコード出力回路をＲＯＭと同じ
方法でプログラムすることができるという利点がある。
すなわち、ＲＯＭに情報を書込む時、マスクの場合、Ｒ
ＯＭの書込みプログラムとデコーダ回路の書込みプログ
ラムを一枚のマスクで作成することができ、ＲＯＭ情報
対応に同時にデコーダプログラムを書込むことができる
。
ＯＭの書込みプログラムとデコーダ回路の書込みプログ
ラムを一枚のマスクで作成することができ、ＲＯＭ情報
対応に同時にデコーダプログラムを書込むことができる
。
第１図（Ａ）〜（Ｃ）は本発明の実施例の構成図、
第２図は本発明の実施例のアドレスデコード出力回路の
詳細回路構成図、 第３図〜第５図は本発明の通用例を示す説明図、第６図
〜第８図は従来例の構成を示す説明図である。 １−・−（本発明に係るＲＯＭの）チップ１１・−入力
回路部 １２−アドレスデコード出力回路 １３−ＲＯＭ部 １４−・・内部制御信号 １５・・−制御出力信号端子 １６・−選択端子 ２−・・他のメモリ ２６−・選択端子 ３・・・アドレスバス ４−・−データバス
詳細回路構成図、 第３図〜第５図は本発明の通用例を示す説明図、第６図
〜第８図は従来例の構成を示す説明図である。 １−・−（本発明に係るＲＯＭの）チップ１１・−入力
回路部 １２−アドレスデコード出力回路 １３−ＲＯＭ部 １４−・・内部制御信号 １５・・−制御出力信号端子 １６・−選択端子 ２−・・他のメモリ ２６−・選択端子 ３・・・アドレスバス ４−・−データバス
Claims (1)
- 【特許請求の範囲】 アドレス領域の一部を他のメモリで置き換えるようにア
ドレスが割り付けられる読出し専用メモリにおいて、 該読出し専用メモリに前記他のメモリへの制御信号出力
端子を持つアドレスデコード出力回路を内蔵せしめると
共に、該アドレスデコード出力回路と該読出し専用メモ
リをプログラマブルに構成してなることを特徴とする読
出し専用メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122862A JPS62279598A (ja) | 1986-05-28 | 1986-05-28 | 読出し専用メモリ |
| EP87401164A EP0254602B1 (en) | 1986-05-28 | 1987-05-22 | Read only memory |
| DE8787401164T DE3782108T2 (de) | 1986-05-28 | 1987-05-22 | Festwertspeicher. |
| KR8705093A KR900006157B1 (en) | 1986-05-28 | 1987-05-22 | Read - only memory |
| US07/488,477 US5034927A (en) | 1986-05-28 | 1990-02-27 | Read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122862A JPS62279598A (ja) | 1986-05-28 | 1986-05-28 | 読出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279598A true JPS62279598A (ja) | 1987-12-04 |
Family
ID=14846474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122862A Pending JPS62279598A (ja) | 1986-05-28 | 1986-05-28 | 読出し専用メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5034927A (ja) |
| EP (1) | EP0254602B1 (ja) |
| JP (1) | JPS62279598A (ja) |
| KR (1) | KR900006157B1 (ja) |
| DE (1) | DE3782108T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247476A (en) * | 1989-09-18 | 1993-09-21 | Fujitsu Limited | Semiconductor memory device having a mask rom and a prom |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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