KR870011622A - 판독 전용 메모리(read only memory) - Google Patents

판독 전용 메모리(read only memory) Download PDF

Info

Publication number
KR870011622A
KR870011622A KR870005093A KR870005093A KR870011622A KR 870011622 A KR870011622 A KR 870011622A KR 870005093 A KR870005093 A KR 870005093A KR 870005093 A KR870005093 A KR 870005093A KR 870011622 A KR870011622 A KR 870011622A
Authority
KR
South Korea
Prior art keywords
memory
address
inverter
signal
output circuit
Prior art date
Application number
KR870005093A
Other languages
English (en)
Other versions
KR900006157B1 (en
Inventor
야스시 가사
Original Assignee
야먀모도 다꾸마
후지쓰가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야먀모도 다꾸마, 후지쓰가부시끼가이샤 filed Critical 야먀모도 다꾸마
Publication of KR870011622A publication Critical patent/KR870011622A/ko
Application granted granted Critical
Publication of KR900006157B1 publication Critical patent/KR900006157B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

내용 없음

Description

판독 전용 메모리(READ ONLY MEMORY)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 4 도는 본 발명의 일실시예에 의한 판독전용 메모리의 개략 개통도.
제 5 도는 제 4 도 내의 판독전용 메모리의 상세 개통도.
제 6 도는 제 4 도의 ROM 내의 어드레스 영역 할당의 설명도.

Claims (7)

  1. 어드레스 신호를 수신하고 또한 수신된 어드레스 신호에 응답하여 기억된 데이타를 공급하기 위한 판돈전용 메모리부와,
    다른 메모리에 할당된 어드레스를 디코오딩하고 또한 다른 메모리에 제어신호를 공급하기 위해 그리고 제어신호가 출력되는 기간동안 상기 판돈전용 메모리부를 동작불능시키기 위해, 어드레스 신호를 수신하는 어드레스 디코오딩 출력회로를 포함하며,
    상기 판돈 메모리부와 상기 어드레스 디코오딩 출력회로는 프로그램 가능하게 형성되는 것이 특징인 어드레스 영역의 일부를 적어도 하나의 다른 메모리로 대치하도록 어드레스들이 할당되는 판돈전용 메모리.
  2. 제 1 항에서,
    상기 어드레스 디코오딩 출력회로는 마스크 판돈전용 메모리 제조방법을 사용하여 그내의 트랜지스터들을 연결 또는 비연결시킴에 의해 상기 판돈전용 메모리부와 동시에 프로그램되는 것이 특징인 판돈전용 메모리.
  3. 제 1 항에서,
    상기 어드레스 디코오딩 출력회로는 마스크 판돈전용 메모리 제조방법을 사용하여 그내의 트랜지스터들의 이온주입에 의해 상기 판돈전용 메모리부와 동시에 프로그램되는 것이 특징인 판돈전용 메모리.
  4. 제 1 항에서,
    상기 어드레스 디코오딩 출력회로는 마스크 판돈전용 메모리 제조방법을 사용하여 그내의 트랜지스터들내에 확산영역을 형성 또는 비형성함으로서 상기 판돈전용 메모리부와 동시에 프로그램 되는 것이 특징인 판독전용 메모리.
  5. 제 1 항에서,
    상기 어드레스 디코오딩 출력회로는 프로그램 가능 판독 전용 메모리 제조방법을 사용하여 그내의 트랜지스터들의 부유게이트의 양성 또는 음성 충전에 의해 상기 판독전용 메모리부와 동시에 프로그램되는 것이 특징인 판독전용 메모리.
  6. 제 1 항에서,
    상기 어드레스 디코오딩 출력회로는 그대로의 어드레스 신호를 출력시키는 회로, 반전된 어드레스 신호를 출력시키는 회로 및 어드레스 신호에 무관한 고정레벨 신호를 출력시키는 회로중 한 회로에 그리고 상기 디코오더들의 출력들을 수신하기 위한 논리게이트에 프로그램 되도록 프로그램가능 논리회로들로 된 데코더들을 포함하는 것이 특징인 판독전용 메모리.
  7. 제 6 항에서, 상기 디코오더는 제 1 인버어터, 제 2 인버어터, 제 1 인버어터의 입력과 제 2 인버어터의 입력간에 연결되는 제 1 트랜지스터, 제 1 인버어터의 출력과 제 2 인버어터의 입력간에 연결되는 제 2 트랜지스터, 그리고 제 2 인버어터의 입력과 전원간에 연결되는 제 3 트랜지스터를 포함하며, 제 1, 제 2 및 제 3트랜지스터들의 게이트들은 게이트 입력신호를 공급받으며, 또한 제 1, 제 2 및 제 3 트랜지스터들중 하나는 게이트 입력신호에 무관하게 도통되도록 프로그램되는 것이 특징인 판독전용 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8705093A 1986-05-28 1987-05-22 Read - only memory KR900006157B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61122862A JPS62279598A (ja) 1986-05-28 1986-05-28 読出し専用メモリ
JP122862 1998-04-16

Publications (2)

Publication Number Publication Date
KR870011622A true KR870011622A (ko) 1987-12-24
KR900006157B1 KR900006157B1 (en) 1990-08-24

Family

ID=14846474

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8705093A KR900006157B1 (en) 1986-05-28 1987-05-22 Read - only memory

Country Status (5)

Country Link
US (1) US5034927A (ko)
EP (1) EP0254602B1 (ko)
JP (1) JPS62279598A (ko)
KR (1) KR900006157B1 (ko)
DE (1) DE3782108T2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2547451B2 (ja) * 1989-09-18 1996-10-23 富士通株式会社 半導体記憶装置
KR960010736B1 (ko) * 1991-02-19 1996-08-07 미쓰비시뎅끼 가부시끼가이샤 마스크 rom 및 그 제조방법
KR100274099B1 (ko) * 1991-08-02 2001-01-15 비센트 비.인그라시아 점진적으로 프로그램가능한 비휘발성 메모리 및 이를 구비한 집적 회로와 비휘발성 메모리 프로그래밍 방법
US5829012A (en) * 1996-04-19 1998-10-27 Unisys Corporation System for programmably providing modified read signals within a ROM-based memory
US5880999A (en) * 1997-06-27 1999-03-09 Cypress Semiconductor Corporation Read only/random access memory architecture and methods for operating same
DE102018213210A1 (de) 2018-08-07 2020-02-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Reinigung mineralischer Feststoffe und Holzmaterialien, Vorrichtung für dieses Verfahren und deren Verwendung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5847793B2 (ja) * 1979-11-12 1983-10-25 富士通株式会社 半導体記憶装置
US4322823A (en) * 1980-03-03 1982-03-30 International Business Machines Corp. Storage system having bilateral field effect transistor personalization
JPS6010334B2 (ja) * 1980-06-30 1985-03-16 株式会社日立製作所 複数系列メモリの優先選択装置
US4520464A (en) * 1982-06-01 1985-05-28 Ncr Corporation Transparent instruction word bus memory system
JPS5927349A (ja) * 1982-08-03 1984-02-13 Sharp Corp 電子機器
US4566082A (en) * 1983-03-23 1986-01-21 Tektronix, Inc. Memory pack addressing system
JPS59216263A (ja) * 1983-05-24 1984-12-06 Matsushita Electric Ind Co Ltd マイコンの外部ｒｏｍ拡張制御回路

Also Published As

Publication number Publication date
DE3782108D1 (de) 1992-11-12
KR900006157B1 (en) 1990-08-24
EP0254602A3 (en) 1990-05-02
JPS62279598A (ja) 1987-12-04
EP0254602A2 (en) 1988-01-27
DE3782108T2 (de) 1993-02-18
US5034927A (en) 1991-07-23
EP0254602B1 (en) 1992-10-07

Similar Documents

Publication Publication Date Title
KR890008700A (ko) 원-타임 프로그램 가능 메모리 및 장치와 마이크로컴퓨터
KR910003677A (ko) 프로그래머블 반도체 메모리 장치
KR900006979A (ko) 반도체 기억장치
KR890007295A (ko) 파워다운 모드를 갖는 반도체 집적회로 장치
KR880011794A (ko) 다이나믹형 디코우더 회로
DE3687205T2 (de) Halbleiterspeichergeraet.
KR910007276A (ko) 직접회로소자용 테스트 회로와 집적회로의 테스트중 구성 비트를 프로그래밍하는 방법
KR910014939A (ko) 노이즈로 인한 오동작을 방지하기 위한 반도체 장치
KR880009373A (ko) 반도체 기억장치
KR870011622A (ko) 판독 전용 메모리(read only memory)
KR890015265A (ko) 불휘발성 메모리 회로장치
KR860004380A (ko) 반도체 메모리 장치
KR850003616A (ko) 용단 및 비용단퓨즈를 사용한 정보 기억회로
KR860009418A (ko) 반도체 메모리 장치의 디코오더 회로
KR850004856A (ko) 프로그래머블 반도체 메모리장치
KR970016535A (ko) 어드레스 디코더
KR960025787A (ko) 플래쉬 메모리 장치
KR900010793A (ko) Cmos 프로그래밍을 지니는 ecl eprom
KR910007134A (ko) 페일-세이프(fail-safe) 회로를 갖는 웨이퍼 스캐일 반도체 장치
KR910016006A (ko) Rom 회로
JP2622051B2 (ja) Ｅｅｐｒｏｍ
KR890007286A (ko) 제어신호 출력회로
JP2668159B2 (ja) 半導体記憶装置
KR890007290A (ko) 레벨변환기를 구비한 반도체 메모리 장치
KR980004994A (ko) 정적전류 감소를 위한 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020808

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee