KR900006979A - 반도체 기억장치 - Google Patents

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KR900006979A
KR900006979A KR1019890015347A KR890015347A KR900006979A KR 900006979 A KR900006979 A KR 900006979A KR 1019890015347 A KR1019890015347 A KR 1019890015347A KR 890015347 A KR890015347 A KR 890015347A KR 900006979 A KR900006979 A KR 900006979A
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마사노부 요시다
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야마모도 다꾸마
후지쓰 가부시끼가이샤
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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  • Dram (AREA)

Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 반도체 기억 장치의 일 실시예도.
제 10 도는 본 발명의 반도체 기억 장치의 실시예에 대한 블록도.
제 11 도는 제 10 도에서 보여준 디코우더 전원 검출기 회로의 실시예도.

Claims (12)

  1. 반도체 기억 장치에 있어서, 판독 모드 동안에 제 1 전력원 전압을 공급하고 기입 모드 동안에 제 1 전력원 전압보다 높은 제 2 전력원 전압을 공급하기 위한 제 1 전력원 라인 ; 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하기 위한 제 2 전력원 라인 ; 제 1 전력원 라인과 출력 노우드 사이에 접속된 로드소자를 포함하는 디코우더 회로 ; 출력 노우드와 제 2 전력원 라인 사이에 직렬로 접속되며, 어드레스 정보를 디코우딩하기 위한 다수의 트랜지스터 ; 및 상기 디코우더 회로에 접속되어 판독 모드 동안에 상기 디코우더 회로를 통하여 로드 전류 흐름을 증가하기 위한, 수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 로드 전류 증가 수단은 상기 디코우더 회로에 출력에 구비되는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서, 상기 로드 전류 증가 수단은 상기 디코우더 회로의 두개의 인접 트랜지스터 사이의 어떠한 접속부에 구비되는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1 항에 있어서, 로드 소자는 출력 노우드에 접속된 게이트를 가지는 공핍형 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  5. 제 2 항에 있어서, 상기 로드 전류 증가 수단은 출력 노우드와 제 1 전력원 전압을 제공하는 제 3 전력원 라인사이에 접속된 엔핸스먼트형 트랜지스터로 구성되고, 이 강화형 트랜지스터는 판독 모드 동안에 온되는 것을 특징으로 하는 반도체 기억장치.
  6. 제 3 항에 있어서, 상기 로드 전류 증가 수단은 접속부와 제 1 전력원 전압을 제공하는 제 3 전력원 라인 사이에 접속된 엔핸스먼트형 트랜지스터로 구성되고, 이 엔핸스먼트형 트랜지스터는 판독 모드 동안에 온되는 것을 특징으로 하는 반도체 기억장치.
  7. 제 1 항에 있어서, 제 1 전력원 라인과 제 2 전력원 사이에 접속되어, 디코우더 회로의 출력 노우드에 접속된 입력을 가지는 인버터 ; 인버터의 출력에 접속된 워드 라인 ; 및 상기 워드 라인에 접속된 기억셀을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  8. 제 1 항에 있어서, 상기 제 1 전력원 라인에 접속되어, 제 1 전력원 전압이 제 1 전력원 라인에 검출될때 제어 신호를 발생하기 위한 검출기를 더욱 포함하며, 상기 로드 전류 증가 수단은 제어 신호에 의하여 활성화되는 것을 특징으로 하는 반도체 기억장치.
  9. 제 8 항에 있어서, 상기 검출기는, 제 1 형을 가지는 제 1 트랜지스터, 제 1 형을 가지는 제 2 트랜지스터 및 제 1 형과는 다른 제 2 형을 가지는 제 3 트랜지스터가 서로 직렬로 장치되고, 제 1 트랜지스터의 단은 상기 제 1 전력원 라인에 접속되고, 반면에 제 3 트랜지스터의 단은 상기 제 2 전력원 라인에 접속되는 일련의 트랜지스터로 구성되는 회로를 가지며, 상기 회로는 제 2 및 제 3 트랜지스터의 게이트 또는 베이스 모두가 공통으로 일정 전압원에 접속되며, 상기 제 1 트랜지스터의 게이트 또는 베이스는 상기 제 1 트랜지스터와 제 2 트랜지스터 사이에 형성된 접속부에 접속되며, 반면 인버터는 상기 제 2 트랜지스터와 제 3 트랜지스터 사이에 형성된 접속부에 접속되는 것을 특징으로 하는 반도체 기억장치.
  10. 반도체 기억 장치에 있어서, 판독 모드 동안에 제 1 전력원 전압과 기입 모드 동안에 제 1 전력원 전압보다 높은 제 2 전력원 전압을 공급하기 위한 제 1 전력원 라인 ; 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하기 위한 제 2 전력원 라인 ; 및 어드레스 정보를 디코우딩하고 디코우드 출력 노우드와 상기 제 2 전력원 라인 사이에 직렬로 접속되어, 어드레스 정보에 의해 제어되는 다수의 디코우드 트랜지스터를 포함하는 어드레스 디코우더 ; 및 상기 제 1 전력원 라인과 상기 디코우드 출력 노우드 사이에 접속되어, 판독 모드 동안에 디코우드 트랜지스터에 제 1 로드 전류와 기입 동안에 디코우드 트랜지스터에 제 2 로드 전류를 공급하며, 제 1 로드 전류는 제 2 로드 전류보다 큰 로드 수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  11. 반도체 기억 장치에 있어서, 판독 모드 동안에 제 1 전력원 전압을 공급하고 기입 동안에 제 1 전력원 전압보다 큰 제 2 전력원 전압을 공급하기 위한 제 1 전력원 라인 ; 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하기 위한 제 2 전력원 라인 ; 상기 제 1 전력원 라인과 제 2 전력원 라인 사이에 접속되어, 어드레스 정보를 디코우딩하고 제어 신호에 의해 제어되는 디코우더 ; 및 상기 디코우더 및 상기 제 1 전력원 라인에 접속되어, 제 1 전력원 전압이 제 1 전력원 라인에 검출될 때 제어신호를 발생하는 검출기로 구성되고, 상기 검출기를 통하여 흐르는 전류는 제어 신호에 반응하여 판독 모드 동안에 증가되는 것을 특징으로 하는 반도체 기억장치.
  12. 반도체 기억 장치에 있어서, 기입 모드 동안에 제 1 전력원 전압을 공급하고 판독 모드 동안에 제 1 전력원 전압보다 높은 제 2 전력원 전압을 공급하기 위한 제 1 전력원 라인 ; 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하기 위한 제 2 전력원 라인 ; 및 어드레스 정보를 디코우딩하며, 출력 노우드와 제 2 전력원 라인 사이에 접속되고, 어드레스 정보에 의하여 제어되는 디코우더 ; 및 상기 제 1 전력원 라인과 출력 노우드 사이에 접속되어, 로드 전류, 즉 판독 모드의 전류 공급 능력이 기입 모드의 전류 공급 능력보다 높아지도록 가변적인 로드 수단의 전류 공급 능력을 제공하기 위한 로드 수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890015347A 1988-10-25 1989-10-25 반도체 기억장치 KR930009462B1 (ko)

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