KR950010063A - 바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자 - Google Patents

바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자 Download PDF

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Abstract

반도체 정적 랜덤 억세스 메모리 소자는 전계 효과 트랜지스터에 의해 구현된 어드레스 디코더 유니트(34a) 및 메모리 셀 어레이(32)를 포함하고, 차동 증폭기 회로(35a)는 독출 데이타 비트를 나타내는 전위차를 증가시키기 위한 한 쌍의 바이폴라 트랜지스터(QB10/QB11) 및 차동 증폭기 회로를 활성화시키기 위한 바이폴라 트랜지스터의 공통 에미터 노드 사이에 결합된 전계 효과 활성화 트랜지스터(Qn10)에 공급된 선택 신호(YA/TS′)의 전압 범위를 변화시키기 위하여 동작하는 레벨 시프트 회로(40)를 가지며, 레벨 시프트 회로는 직렬 결합된 전계 효과 스위칭 트랜지스터(Qn13) 및 바이폴라 트랜지스터(QB14)와 전계 효과 활성화 트랜지스터(Qn10)의 소스-드레인 전압을 크게하기 위하여 바이폴라 트랜지스터(QB14)의 콜렉터 노드와 베이스 노드 사이에 결합된 다른 전계효과 스위칭 트랜지스터(Qn14)를 갖고, 이로 인해 전계 효과 활성화 트랜지스터(Qn10)이 포화 영역 내에서 안정하게 동작한다.

Description

바이폴라 및 전계효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 정적 랜덤 억세스 메모리 소자의 주요한 부분을 도시한 블럭도.
제4도는 반도체 정적 랜덤 억세스 메모리 소자의 사용된 전원 시스템을 도시한 블럭도.

Claims (5)

  1. a) 제1전위차를 형성하기 위한 제1회로(32), b) 전계 효과 트랜지스터에 의해 구현되고, 제2신호(YA)를 제1전압 레벨(GND)와 제2전압 레벨(VEEM) 사이에서 변화시키기 위하여 제1신호(어드레스 비트)에 응답하는 제2회로(34a), c)병렬 배열되고 그 콜렉터 노드(RB/RBB) 사이의 제2전위차를 발생하기 위하여 상기 제1전위차에 응답하는 제1 및 제2바이폴라 트랜지스터(QB10/QB11)와, 상기 제1 및 제2바이폴라 트랜지스터의 공통 에미터 노드와 전원 전압의 제1소스 사이에 결합되고, 상기 제1 및 제2바이폴라 트랜지스터를 활성화시키기 위하여 제3신호(YS′)에 응답하는 제1전계 효과 트랜지스터(Qn10)을 갖는 차동 증폭기 회로, 및 d) 전원 전압의 제2소스와 상기 전원 전압의 제1소스 사이에 결합된 인버터를 갖고, 상기 제3신호(YS′)의 전압 레벨을 변화시키기 위하여 상기 제2신호(YA)에 응답하는 레벨 시프트 회로(40, 50, 60)을 포함하는 반도체 집적 회로 소자에 있어서, 상기 전원 전압의 제1소스 및 상기 전원 전압의 제2소스는 제3전압 레벨(VEE) 및 제4전압 레벨(VB)를 각각 발생시키고, 상기 제1전압 레벨(GND) 및 상기 제3전압 레벨(VEE)는 최소 절대값 및 최대 절대값을 갖고 상기 제2전압 레벨(VEEM)은 상기 제4진압레벨(VB)보다 상기 제3전압 레벨(VEE)에 더 가까운 절대값을 갖는 것을 특징으로 하는 반도체 집적 회로 소자.
  2. 제1항에 있어서, 상기 벨 시프트 회로(40, 50, 60)의 상기 인버터가 상기 제4전압 레벨(VB)의 소스와 상기 레벨 시프트 회로의 출력 노드 사이에 결합된 제2전계 효과 트랜지스터(Qn13, Qn21, Qn31) 및 상기 출력 노드와 상기 제3전압레벨(VEE)의 소스 사이에 결합된 제3바이폴라 트랜지스터(QB14, QB21, QB31) 및 상기 출력 노드와 상기 제3바이폴라 트랜지스터(QB14, QB21, QB31)의 베이스 노드 사이에 결합된 제3전계 효과 트랜지스터(Qn14, Qn22, Qn32)를 갖고, 상기 제2전계 효과 트랜지스터 및 상기 제3전계 효과 트랜지스터가 상기 출력 노드에서 상기 제3신호(YS′)를 발생하기 위하여 상기 제2신호(YA)의 전압 레벨에 따라 상보적으로 턴 온 및 오프되는 것을 특징으로 하는 반도체 집적 회로 소자.
  3. 제2항에 있어서, 상기 레벨 시프트 회로(40)이 상기 제1전압 레벨(GND)의 소스와 상기 제2전압 레벨(VEEM)의 소스 사이에 결합된 상보 인버터(40a)를 더 갖고, 상기 제1전압 레벨(GND)의 상기 소스 및 상기 제2전압 레벨(VEEM)의 상기 소스를 상기 제2전계 효과 트랜지스터(Qn13)의 게이트 전극에 선택적으로 결합하기 위하여 상기 제2신호(YA)에 응답하며, 상기 제2신호(YA)는 상기 제3전계 효과 트랜지스터(Qn14)의 게이트 전극에 직접 공급되는 것을 특징으로 하는 반도체 집적 회로 소자.
  4. 제2항에 있어서, 상기 레벨 시프트 회로(50)이 상기 제1전압 레벨(GND)의 소스와 상기 제2전압 레벨(VEEM)의 소스 사이에 결합되고, 상기 제1전압 레벨(GND)의 상기 소스 및 상기 제2전압 레벨(VEEM)의 상기 소스를 상기 제2전계 효과 트랜지스터(Qn21)의 게이트 전극에 선택적으로 결합하기 위하여 상기 제2신호(YA/YB)의 다수의 비트에 응답하는 논리 게이트(NR1), 및 상기 출력 노드와 상기 제3바이폴라 트랜지스터(QB21)의 상기 베이스 노드 사이에 결합된 최소한 하나의 제4전계 효과 트랜지스터(Qn32)를 더 포함하고, 상기 제3전계 효과 트랜지스터(Qn22) 및 상기 최소한 하나의 제4전계 효과 트랜지스터(Qn23)은 상기 제3신호의 전압 레벨을 변화시키기 위하여 상기 제2신호의 상기 다수의 비트에 의해 게이트되는 것을 특징으로 하는 반도체 집적 회로 소자.
  5. 제2항에 있어서, 상기 제2전계 효과 트랜지스터(Qp31) 및 상기 제3전계 효과 트랜지스터(Qn32)가 채널 도전형이 서로 반대이고, 상기 제2신호가 상기 제2전계 효과 트랜지스터의 게이트 전극 및 상기 제3전계 효과 트랜지스터의 게이트 전극에 직접 공급되는 것을 특징으로 하는 반도체 집적 회로 소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940024722A 1993-09-29 1994-09-29 바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자 KR0137711B1 (ko)

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