JPH03205692A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路技術さらにはバイポーラ回路
とＣＭＯＳ回路が混在したＬＳＩ（以下、Ｂｉ−ＣＭＯ
ＳＬＳＩと称する）に適用して特に有効な技術に関し、
例えば入力ラッチ回路を有するＢｉ−ＣＭＯＳＬＳＩに
利用して有効な技術に関する。

［従来の技術コ ボードシステムからなる大型計算機では、ボード上の信
号の遅延に基づく信号のスキューによる誤動作を防止す
るため、アドレス入力信号やデータ入力信号をクロック
に同期して取り込むようにされたバイポーラトランジス
タからなるラッチ付きメモリが使用されている。

一方、近年バイポーラ回路の高速性とＣＭＯＳ回路の低
消費電力の２つの長所を併せもつデバイスとしていわゆ
るＢｉ−ＣＭＯＳメモリやＢｉ−ＣＭＯＳを内蔵した論
理ＬＳＩ（ゲートアレイ）が提供されている（「日経エ
レクトロニクス」　１９８７年４月２０日号、第７３頁
参照）。

［発明が解決しようとする課題コ 従来のラッチ付きメモリは、バイポーラトランジスタの
みから構威されていたため、消費電力が大きく集積度も
低いという欠点があった。

そこで、本発明者らは、大型計算機を構或するラッチ付
きメモリをＢｉ−ＣＭＯＳ回路で構或することで、高速
性を損なわずに低消費電力化を図ることについて検討し
た。

その結果、大型計算機ではＬＳＩ間の信号レベルがＥＣ
Ｌレベルであるため、ラッチ付きメモリをＢｉ−ＣＭＯ
Ｓ回路で構成した場合、クロックやアドレス、データ等
の信号をＥＣＬレベルからＣＭＯＳレベルへ変換しなけ
ればならないという問題点があることが分かった。

この発明の目的は、内部信号レベルと異なるレベルの信
号を入力可能な高速かつ低消費電力のＢｉ−ＣＭＯＳラ
ッチ付きメモリを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、入力信号をクロックに同期して取り込む入力
ラッチ回路を有するラッチ付きメモリにおいて、メモリ
セルアレイ部をＣＭＯＳ回路で構威し、デコーダその他
周辺回路をバイポーラトランジスタとＭＯＳＦＥＴとか
らなるＢ　ｉ　−ＣＭＯＳ複合論理回路により構成する
とともに、ＥＣＬレベルの入力信号（アドレス、データ
および制御信号）およびクロックをＣＭＯＳレベルの信
号に変換するレベル変換回路を設けるようにした。

ここで，ＥＣＬレベルの信号をＣＭＯＳレベルの信号に
変換する方式としては、ＥＣＬレベルのクロックでＥＣ
Ｌレベルのデータやアドレス入力をラッチし、その出力
をＣＭＯＳレベルに変換する方式と、ＥＣＬレベルのク
ロックとＥＣＬレベルのデータ入力をＣＭＯＳレベルに
変換したあとラッチし、論理をとる方式およびＥＣＬレ
ベルのクロックと一部のＥＣＬレベルデータ入力との論
理をとり、その出力をＣＭＯＳレベルに変換し、他のＣ
ＭＯＳレベルに変換されたデータ入力との論理をとる方
式が考えられる。

［作用］ 上記した手段によれば、最も素子数の多いメモリセルア
レイ部をＣＭＯＳ回路で構成するため、バイポーラメモ
リに比べて集積度を高め消費電力を抑えることができる
とともに、周辺回路を８１−ＣＭＯＳ複合論理回路で構
成しているためＣＭＯＳメモリに比べて消費電力をそれ
ほど増加させることなくバイボーラメモリと同程度の高
速性を得ることができる。

［実施例］ 第１図（Ａ）．（Ｂ）には本発明に係るラッチ付きメモ
リの実施例がそれぞれ示されている。

第１図（Ａ）の実施例おいては、バイポーラトランジス
タからなるＥＣＬ型ラッチ回路１ａ，１ｂ，ｌｃでＥＣ
Ｌレベルのアドレス、データおよび制御信号を同じ＜Ｅ
ＣＬレベルのクロックＣＫに同期してラッチした後、Ｅ
ＣＬ−ＭＯＳレベル変換回路２ａ，２ｂ，２ｃでＣＭＯ
Ｓレベルの信号に変換し、アドレスはＢｉ−ＣＭＯＳ複
合論理回路からなるデコーダ３に供給され、データはＢ
ｉ−ＣＭＯＳ複合論理回路４に供給されるようになって
いる。

メモリセルアレイ５は一対のＣＭＯＳインバータの入出
力端子を交差結合してなるＣＭＯＳメモリセルもしくは
高抵抗負荷型ＭＯＳメモリセルがマトリックス状に配設
されてなる。

第１図（Ｂ）の実施例では、ＥＣＬレベルのアドレス、
データおよび制御信号とグロックを各々レベル変換回路
２ａ〜２ｄでＥＣＬレベルからＣＭＯＳレベルに変換し
てからアドレスはＣＭＯ　Ｓ回路からなるラッチ回路１
′でラッチされてからデコーダ３に供給され、データは
Ｂｉ−ＣＭＯＳ回路からなる複合論理回路４′でラッチ
および論理がとられてからメモリセルアレイ５へ供給さ
れるようになっている。

第２図には、第１図（Ａ）の実施例におけるラッチ回路
１ａ〜１ｃの一構成例が示されている。

すなわち、この実施例のラッチ回路は、ＥＣＬ回路の電
流スイッチを縦積みに接続してなるシリーズゲートによ
り構成されている。そして、このシリーズゲートからな
るラッチ回路のエミッタフオロワ出力段ＥＦ，，　ＥＦ
，にそれぞれＢｉ−ＣＭＯＳ回路からなるＥＣＬ−ＣＭ
ＯＳレベル変換回路２が接続されている。

第３図には上記ＥＣＬ−ＣＭＯＳレベル変換回路２の一
構成例が示されている。

上記シリーズゲート型ラッチ回路においては、縦積みの
電流スイッチのうち、ＶＥＥ側の電流スイッチを構成す
るトランジスタＱ．，　Ｑ．の一方にクロックＣＫが入
力されており、クロックＣＫがロウレベルにされるとト
ランシスタＱがオフ、Ｑ，がオンされて、Ｑ，のコレク
タ側に接続された電流スイッチＱ．，　Ｑ．に電流が流
され、そのときＱ３のベースに入力されているアドレス
（もしくはデータまたは制御信号）に応じてトランジス
タＱ．またはＱ４の一方に電流が流される。これによっ
てそのコレクタ電圧によって駆動されるフィードバック
用エミッタフオロワＥＦ，，ＥＦ，の一方に電流が流さ
れる。このエミッタフォロワＥ　Ｆ，，ＥＦ４の出力電
圧が各々上記トランジスタＱ３のコレクタ側に接続され
た電流スイッチを構成するトランジスタＱ．，　Ｑ．の
ベース端子に印加されているとともに、Ｑ．，　Ｑ．の
コレクタ電圧がエミッタフォロワＥＦ，，ＥＦ４のトラ
ンジスタにフィードバックされている。そのため、クロ
ックＣＫがハイレベルに変化すると、直前のエミッタフ
オロワＥＦ，，ＥＦ４の状態に応じてトランジスタＱ６
，Ｑ．のいずれかに電流が流され、その状態を保持する
。これによって、クロックＣＫかロウレベルの期間中に
取り込んだアドレス（データまたは制御信号）のレベル
をホールドする。

レベル変換回路２は例えば第３図に示すように、入力ラ
ッチ回路のエミッタフオロワ出力段ＥＦ，（Ｅ　Ｆ，）
の出力を受けるＥＣＬ回路２１と、このＥＣＬ回路の差
動出力ｄ，ａを入力信号とするＭＯＳ差動増幅部２２と
、レベル変換部２３とにより構威されている。レベル変
換部２３はＭＯＳ差動増幅部２２の出力を受けるＣＭＯ
Ｓインバータ２４とＮ−ＭＯＳインバータ２５とからな
り、ＣＭＯＳインバータ２４とＮ−ＭＯＳインバータ２
５とは、その出力の一方がハイレベルのときに他方はロ
ウレベルになるように動作し、出力段２６を構成する直
列形態のバイポーラトランジスタＱ．，　Ｑ，。を相補
的にオン・オフ駆動する。その結果、ＣＭＯＳレベルの
信号Ｖｏｕｔが出力される。

なお、このレベル変換回路は一例であって回路形式は第
３図に示されているものに限定されるものではなく、例
えば、第４図に示すように、上記ＭＯＳ差動増幅部２２
の出力信号を直接トランジスタＱ．のベースに供給し、
トランジスタＱ１。にはＭＯＳ差動増幅部２２の入力の
一方をＣＭＯ　ＳインバータＩＶ，に入れ、その後段に
カスケード接続されたＮ−ＭＯＳインバータＩＶ，によ
って駆動するようにしてもよい。

第５図には第１図（Ａ）と（Ｂ）の２つの実施例の中間
の方式の一例が示されている。

すなわち、この実施例では、データ（もしくはアドレス
）とクロックに関してはそれらの論理をとってからレベ
ル変換するとともに、制御信号に関しては、レベル変換
をしてから上記データとクロックとの論理結果との論理
をとり、かつラッチを行うようにしてある。なお、特に
制限されるものでないが、この実施例では制御信号とし
てシステムのイニシャライズや評価の際に強制的にデー
タを「Ｏｊまたは「１」にするのに使用されるリセット
信号Ｒとセッ１・信号Ｓを用いるものを示した。

第５図の回路において、３１．３２はそれぞれリセット
信号Ｒとセット信号ＳのＥＣＬ人カバツファ、４］．，
４２はそのレベル変換回路である。

また、３３はデータ信号Ｄの入カバッファ、５ｌは同じ
＜ＥＣＬ回路からなり内部データ信号ａとクロックＧＫ
を入力信号とするＮＯＲ論理ゲートで、クロックＣＫが
ロウレベルの期間中だけ、データ信号ａを内部回路へ伝
える機能を有する。なお、データ信号の内部相補信号を
形成するため内部データ信号ｄとクロックＣＫとを入力
信号とするＮＯＲ論理ゲート５２が設けられている。ゲ
ート５２もクロックＣＫがロウレベルのときだけデータ
信号ｄを内部へ伝える。そして、これらのＮ○Ｒ論理ゲ
ート５１．５２のエミッタフォロワ出力段の後にＣＭＯ
Ｓレベル変換回路４３．４４が接続されている。

６１はリセット信号Ｒのレベル変換後の信号Ｒ′とデー
タ信号ａのレベル変換後の信号ａ”　を入力とするＣＭ
ＯＳ−ＮＡＮＤ論理回路、６２はセット信号Ｓのレベル
変換後の信号Ｓ′とデータ信号ｄのレベル変換後の信号
ｄ′　を入力とするＣＭＯＳ−ＮＡＮＤ論理回路である
。

なお、このＮＡＮＤ論理回路６１．６２はＮＡ？Ｄ論理
をとるためのＰ−ＭＯＳ　　Ｑ，■Ｑ　ｌ　１と並列に
第３のＰ−ＭＯＳ　　Ｑ，おが、またＮ−Ｍ○Ｓ　　Ｑ
，、，Ｑ−と直列に第３のＮ−ＭＯＳ　　Ｑ．．がそれ
ぞれ接続され、３人力ＮＡＮＤゲートとされており、こ
の第３の入力端子にそれぞれ他方の論理回路６２．６１
の出力がフィードバックされることによりラッチ回路を
構威している。

第６図には第５図の回路を論理符号を用いて示してある
。

ＮＡＮＤ論理回路６１．６２の出力段は、駆動力を高め
てデータ信号ｄ，ａを離れた位置にあるメモリセルアレ
イ部に伝えるため直列形態のバイポーラトランジスタＱ
．，　Ｑ，。で構成されている。

第７図には第５図の回路の変形例が示されている。

この実施例のり路は、第５図の回路におけるＥＣＬ入カ
バッファ３３とＮＯＲ論理ゲート５１．５２をシリーズ
ゲート７１に置き換えたもので、第５図の回路と同一の
機能を持たせ、かつ素子数を減らすことができる。３１
．４１と３２．４２は第５図に示されている入力バッフ
ァ＋ＣＭＯ　Ｓレベル変換回路、６１．６２はＢｉ−Ｃ
ＭＯＳのＮＡＮＤ論理回路である。

第８図は第１図（Ｂ）の実施例におけるレベル変換回路
２ｂ〜２ｄとラッチ＆論理回路４′の具体的回路他を示
すもので、クロックＧＫとデータＤ，制御信号Ｒ，Ｓを
すべてＥＣＬレベルからＣＭＯＳレベルに変換してから
それらの論理をとるようになっているる 第８図において、２ｂ，２ｃ，２ｄは、第５図の実施例
における入力バッファ３１とレベル変換回路４１に相当
するＢｉ−ＣＭＯＳレベル変換回路で、第５図のものと
同じ構成である。ただし、データ信号Ｄを受ける回路２
ＣのみはＥＣＬ入力バッファの後段に２つのＣＭＯＳレ
ベル変換回路が接続され、相補データ信号ｄ，ｃＩを出
力するように構成されている。また、Ｂｉ−ＣＭＯＳ複
合論理回路４′はラッチ機能を有し、出力段にはバイポ
ーラトランジスタを用いて駆動力を高めている。

９１はクロックＧＫのパルス幅を広げるシュリンク回路
である。

なお、上記実施例では、制御信号としてリセット信号と
セット信号が入力されるメモリについて説明したが、そ
れに限定されず、アドレスまたはデータとの論理をとる
必要のある制御信号が入力されるメモリにも適用するこ
とができる。

以上説明したように上記実施例は、入力信号をクロック
に同期して取り込む入力ラッチ回路を有するラッチ付き
メモリにおいて、メモリセルアレイ部をＣＭＯＳ回路で
構成し、デコーダその他周辺回路をバイポーラトランジ
スタとＭＯＳＦＥＴとからなるＢｉ−ＣＭＯＳ複合論理
回路により構成するとともに、ＥＣＬレベルの入力信号
（アドレス、データおよび制御信号）およびクロックを
ＣＭＯＳレベルの信号に変換するレベル変換回路を設け
るようにしたので、最も素子数の多いメモリセルアレイ
部はＣＭＯＳ回路で構威されるため、バイポーラメモリ
に比べて集積度が高くなり消費電力も抑えることができ
るとともに、周辺回路はＢｉ−ＣＭＯＳ複合論理回路で
構成されているためＣＭＯＳメモリに比べて消費電力が
それほど増加されることなくバイポーラメモリと同程度
の高速性が得られるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
外部からクロックやアドレス、データ等がＥＣＬレベル
で供給される場合について説明したが、この発明はそれ
に限定されるものでなく、アドレスやデータ等がＴＴＬ
レベルで供給される場合にも適用することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるラッチ付きメモリに
適用したものについて説明したが、この発明はそれに限
定されるものでなく、バイポーラトランジスタ回路とＭ
ＯＳＦＥＴ回路が混在したＬＩＳ一般に利用することが
できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、バイボーラメモリに比べて集積度を高め消費
電力を抑えることができるとともに、ＣＭＯＳメモリに
比べて消費電力をそれほど増加させることなくバイポー
ラメモリと同程度の高速性を得ることができる。

【図面の簡単な説明】

第１図（Ａ）は本発明をラッチ付きメモリに適用した場
合の第１の実施例を示すブロック図、第１図（Ｂ）は本
発明をラッチ付きメモリに適用した場合の第２の実施例
を示すブロック図、第２図は第１図（Ａ）の実施例にお
けるラッチ回路の一例を示す回路図、 第３図および第４図はレベル変換回路の一例を示す回路
図、 第５図は本発明の第３の実施例を示す回路図、第６図は
その回路を論理符号を用いて示す論理回路図、 第７図は第５図の実施例の変形例を示す回路図、第８図
は第１図（Ｂ）の実施例におけるバイポーラトランジス
タとラッチ＆論理回路の具体例を示す回路図である。 ２．２　ａ　〜２ｄ　・・−・ＥＣＬ−ＣＭＯＳレベル
変換回路、４１〜４４・・・・ＣＭＯＳレベル変換回路
、６１．６２・・・・Ｂｊ−ＣＭＯＳ複合論理回路。 第 ４ 図 第６ 図 ３２．４２ −９１２−

Claims (1)

1. 【特許請求の範囲】 １、入力信号をクロックに同期して取り込む入力ラッチ
   回路を有するラッチ付きメモリにおいて、メモリセルア
   レイ部をＣＭＯＳ回路で構成し、周辺回路をバイポーラ
   トランジスタとＭＯＳＦＥＴとからなるＢｉ−ＣＭＯＳ
   複合論理回路により構成するとともに、ＥＣＬレベルの
   入力信号およびクロックをＣＭＯＳレベルの信号に変換
   するレベル変換回路を設けるようにしたことを特徴とす
   る半導体メモリ。 ２、上記レベル変換回路は、入力ラッチ回路と、入力信
   号同士の論理をとる論理回路との間に設けられているこ
   とを特徴とする請求項１記載の半導体メモリ。 ３、上記レベル変換回路は、入力端子に対応して設けら
   れ、レベル変換回路の後段にラッチ回路もしくはラッチ
   機能を有する論理回路が接続されていることを特徴とす
   る請求項１記載の半導体メモリ。 ４、上記レベル変換回路がラッチ機能を有することを特
   徴とする請求項１記載の半導体メモリ。