JP3299290B2 - 高速ｃｍｏｓフリップフロップ - Google Patents
高速ｃｍｏｓフリップフロップInfo
- Publication number
- JP3299290B2 JP3299290B2 JP23374291A JP23374291A JP3299290B2 JP 3299290 B2 JP3299290 B2 JP 3299290B2 JP 23374291 A JP23374291 A JP 23374291A JP 23374291 A JP23374291 A JP 23374291A JP 3299290 B2 JP3299290 B2 JP 3299290B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- state inverter
- state
- signal
- binary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
Description
【０００１】
【産業上の利用分野】本発明は、フリップフロップに関
し、特にＣＭＯＳ論理回路に組み込まれた高速クロック
に同期して動作するＤ型フリップフロップに関する。
し、特にＣＭＯＳ論理回路に組み込まれた高速クロック
に同期して動作するＤ型フリップフロップに関する。
【０００２】
【従来の技術】金属酸化物半導体（ＭＯＳ）装置はその
幾何学的に簡単な構成、非常に小さな物理的大きさ、お
よび極めて小さな電力消費のために集積回路の設計上広
く使用されている。これらの特性は、１平方インチより
極めて小さな面積の一回路内に数千個のＭＯＳトランジ
スタを含めることを可能にする。
幾何学的に簡単な構成、非常に小さな物理的大きさ、お
よび極めて小さな電力消費のために集積回路の設計上広
く使用されている。これらの特性は、１平方インチより
極めて小さな面積の一回路内に数千個のＭＯＳトランジ
スタを含めることを可能にする。
【０００３】上記利点にも関わらずＭＯＳ論理ゲートは
高速の演算を必要とする用途には必ずしも最適ではな
い。このような用途はもっと高速のＴＴＬ（トランジス
タ・トランジスタ論理回路）またはＥＣＬ（エミッタ結
合論理回路）でよりよく実現できる。一般的にＴＴＬお
よびＥＣＬゲートはＭＯＳ論理回路ゲートより高速では
あるが、はるかに多量の電力を消費する。
高速の演算を必要とする用途には必ずしも最適ではな
い。このような用途はもっと高速のＴＴＬ（トランジス
タ・トランジスタ論理回路）またはＥＣＬ（エミッタ結
合論理回路）でよりよく実現できる。一般的にＴＴＬお
よびＥＣＬゲートはＭＯＳ論理回路ゲートより高速では
あるが、はるかに多量の電力を消費する。
【０００４】大規模集積回路および超大規模集積回路
（ＶＬＩ）の設計および開発を簡単化して迅速化するた
め、ＮＣＲコーポレーションその他の半導体製造業者は
普遍的に使用される論理回路のライブラリーを作ってい
る。これらの論理回路の機能は、「セル」と呼ばれ、ゲ
ートおよびラッチ若しくはラム（ＲＡＭ）、ロム（ＲＯ
Ｍ）およびプログラマブル論理アレー（ＰＬＡ）等のよ
り複雑な構造体を含むことができる。加えて、これらの
セルは論理ゲートアレーあるいは「セルマクロ」アレー
から構成することができ、これらの論理素子は基本的ゲ
ートよりも高度の論理機能を行なうことができる。ライ
ブラリーを作った後、システムの設計者は新規な集積回
路の設計において以前に設計し検査したものの中で、現
に設計している新規な集積回路に必要な機能を果たすも
のをライブラリーで検索してこれを複製することができ
る。セルライブラリーの使用によって複雑な成分の設計
に必要な設計労力が実質的に低減できる。
（ＶＬＩ）の設計および開発を簡単化して迅速化するた
め、ＮＣＲコーポレーションその他の半導体製造業者は
普遍的に使用される論理回路のライブラリーを作ってい
る。これらの論理回路の機能は、「セル」と呼ばれ、ゲ
ートおよびラッチ若しくはラム（ＲＡＭ）、ロム（ＲＯ
Ｍ）およびプログラマブル論理アレー（ＰＬＡ）等のよ
り複雑な構造体を含むことができる。加えて、これらの
セルは論理ゲートアレーあるいは「セルマクロ」アレー
から構成することができ、これらの論理素子は基本的ゲ
ートよりも高度の論理機能を行なうことができる。ライ
ブラリーを作った後、システムの設計者は新規な集積回
路の設計において以前に設計し検査したものの中で、現
に設計している新規な集積回路に必要な機能を果たすも
のをライブラリーで検索してこれを複製することができ
る。セルライブラリーの使用によって複雑な成分の設計
に必要な設計労力が実質的に低減できる。
【０００５】新規な集積回路の設計に繰り返して要求さ
れることの一つは高速フリップフロップの必要性であ
る。セルライブラリーで現在使用されているフリップフ
ロップは設計上、フリップフロップの設計が需要者の要
求する特定の用途に十分応えるほどに高速化できていな
い。
れることの一つは高速フリップフロップの必要性であ
る。セルライブラリーで現在使用されているフリップフ
ロップは設計上、フリップフロップの設計が需要者の要
求する特定の用途に十分応えるほどに高速化できていな
い。
【０００６】代表的な先行技術ＣＭＯＳ（相補金属酸化
物半導体）クロック同期Ｄ型フリップフロップが図１に
示されている。この略線図は１９８７年版テキサスイン
スツルメントインコーポレーテッド発行の「高速ＣＭＯ
Ｓ論理データブック」の２-８９ページに記載されてい
る。このフリップフロップは送信ゲート１０、１２、ナ
ンド（ＮＡＮＤ）ゲート１４、およびネガティブ論理入
力オア（ＯＲ）ゲート１６からなる主部を含んでいる。
この主部の出力、すなわちナンドゲート１４の出力は、
送信ゲート２０、２２、ナンドゲート２４およびネガテ
ィブ論理入力オアゲート２６を含む従属部に与えられ
る。ゲート１６、２４はナンドゲートで代えることがで
きる。これらの送信ゲートはクロック信号Ｃによって制
御される。その場合低レベルのクロック信号状態ＬＯＷ
は送信ゲート１０、２２をアクティブにすると共にナン
ドゲート１２、２０を非アクティブにし、また高レベル
クロック信号状態ＨＩＧＨは送信ゲート１０、２２を非
アクティブにすると共に送信ゲート１２、２０をアクテ
ィブにする。
物半導体）クロック同期Ｄ型フリップフロップが図１に
示されている。この略線図は１９８７年版テキサスイン
スツルメントインコーポレーテッド発行の「高速ＣＭＯ
Ｓ論理データブック」の２-８９ページに記載されてい
る。このフリップフロップは送信ゲート１０、１２、ナ
ンド（ＮＡＮＤ）ゲート１４、およびネガティブ論理入
力オア（ＯＲ）ゲート１６からなる主部を含んでいる。
この主部の出力、すなわちナンドゲート１４の出力は、
送信ゲート２０、２２、ナンドゲート２４およびネガテ
ィブ論理入力オアゲート２６を含む従属部に与えられ
る。ゲート１６、２４はナンドゲートで代えることがで
きる。これらの送信ゲートはクロック信号Ｃによって制
御される。その場合低レベルのクロック信号状態ＬＯＷ
は送信ゲート１０、２２をアクティブにすると共にナン
ドゲート１２、２０を非アクティブにし、また高レベル
クロック信号状態ＨＩＧＨは送信ゲート１０、２２を非
アクティブにすると共に送信ゲート１２、２０をアクテ
ィブにする。
【０００７】図１の回路の動作は以下のとおりである。
初めクロックがＨＩＧＨで、その結果送信ゲート１０、
２２が非アクティブであり、送信ゲート１２、２０がア
クティブであるときを考えよう。フリップフロップは先
行のクロックサイクルから得たデータをその出力端に有
する。ここでクロックがＬＯＷになると、送信ゲート１
０、２２はアクティブとなり、送信ゲート１２、２０は
非アクティブとなる。入力端Ｄに受信されたデータは主
部の出力端に相補信号となって現われる。その後クロッ
クがＨＩＧＨになると、送信ゲート１２、２０はアクテ
ィブとなり、送信ゲート１０、２２は非アクティブにな
る。主部の出力端に存在するデータ状態は、フリップフ
ロップのＱ出力端に転送される。入力端Ｄから出力端Ｑ
へデータを転送するには完全な一クロックサイクルが必
要である。
初めクロックがＨＩＧＨで、その結果送信ゲート１０、
２２が非アクティブであり、送信ゲート１２、２０がア
クティブであるときを考えよう。フリップフロップは先
行のクロックサイクルから得たデータをその出力端に有
する。ここでクロックがＬＯＷになると、送信ゲート１
０、２２はアクティブとなり、送信ゲート１２、２０は
非アクティブとなる。入力端Ｄに受信されたデータは主
部の出力端に相補信号となって現われる。その後クロッ
クがＨＩＧＨになると、送信ゲート１２、２０はアクテ
ィブとなり、送信ゲート１０、２２は非アクティブにな
る。主部の出力端に存在するデータ状態は、フリップフ
ロップのＱ出力端に転送される。入力端Ｄから出力端Ｑ
へデータを転送するには完全な一クロックサイクルが必
要である。
【０００８】Ｄ入力端およびクロック入力のレベルの如
何に関わらず、出力をセットし、またはリセットするた
め、それぞれプリセット（ＰＲＥ／）および解除（ＣＬ
Ｒ／）信号が与えられる。フリップフロップを通るデー
タ路線が唯一しかないこと、また出力Ｑ／が出力Ｑを反
転することにより発生されることに注目されたい。この
ようにして出力Ｑ／はナンドゲート２６を伝幡する分だ
け出力Ｑよりも遅延する。
何に関わらず、出力をセットし、またはリセットするた
め、それぞれプリセット（ＰＲＥ／）および解除（ＣＬ
Ｒ／）信号が与えられる。フリップフロップを通るデー
タ路線が唯一しかないこと、また出力Ｑ／が出力Ｑを反
転することにより発生されることに注目されたい。この
ようにして出力Ｑ／はナンドゲート２６を伝幡する分だ
け出力Ｑよりも遅延する。
【０００９】
【発明が解決しようとする課題】従って本発明は先行技
術のＣＭＯＳフリップフロップよりもはるかに高速な新
規かつ改良されたＣＭＯＳフリップフロップを与えるこ
とを課題とする。
術のＣＭＯＳフリップフロップよりもはるかに高速な新
規かつ改良されたＣＭＯＳフリップフロップを与えるこ
とを課題とする。
【００１０】
【課題を解決するための手段】上記課題を解決するべ
く、本発明は、二進入力信号を受信する第一入力端及び
該二進入力信号の相補信号を受信する第二入力端と、二
進出力信号を与えるＱ出力端及び該二進出力信号の相補
信号を与えるＱ／出力端と、前記第一入力端で受信した
前記二進入力信号の状態を前記Ｑ出力端に与える第一デ
ータ路線と、前記第二入力端で受信した前記相補二進入
力信号の状態を前記Ｑ／出力端に与える第二データ路線
と、主回路及び従属回路と、から構成され、前記主回路
は、クロック信号に応答して、該クロック信号が第一の
二進状態になったときには前記従属回路に二進出力信号
を供給し、該クロック信号が第二の二進状態になったと
きには最後の二進出力信号を維持するべく、第一の三状
態インバータと、第二の三状態インバータと、第三の三
状態インバータ及び第四の三状態インバータとを有し、
前記第一の三状態インバータは、前記二進入力信号受信
するように接続され、前記第二の三状態インバータは、
前記相補二進入力信号を受信するように接続され、前記
第三の三状態インバータは、前記第二の三状態インバー
タの出力に接続された入力と、前記第一の三状態インバ
ータの出力に接続された出力とを有し、該出力は前記主
回路の第一の出力を形成し、前記第四の三状態インバー
タは、前記第一の三状態インバータの出力に接続された
入力と、前記第二の三状態インバータの出力に接続され
た出力とを有し、該出力は前記主回路の第二の出力を形
成し、前記従属回路は、前記クロック信号に応答して、
該クロック信号が第一の二進状態になったときには前記
Ｑ出力端と前記Ｑ／出力端に二進出力信号を供給し、該
クロック信号が第二の二進状態になったときには最後の
二進出力信号を維持するべく、第五の三状態インバータ
と、第六の三状態インバータと、第七の三状態インバー
タ及び第八の三状態インバータとを有し、前記第五の三
状態インバータは、前記第一の三状態インバータと前記
第三の三状態インバータの出力を受信する入力と、前記
Ｑ出力端に接続された出力とを有し、前記第六の三状態
インバータは、前記第二の三状態インバータと前記第四
の三状態インバータの出力を受信する入力と、前記Ｑ／
出力端に接続された出力とを有し、前記第七の三状態イ
ンバータは、前記第六の三状態インバータの出力に接続
された入力とを有し、前記Ｑ出力端に接続された出力を
有し、前記第八の三状態インバータは、前記第五の三状
態インバータの出力に接続された入力とを有し、前記Ｑ
／出力端に接続された出力を有し、第一の三状態インバ
ータと、第二の三状態インバータと、第七の三状態イン
バータ及び第八の三状態インバータは、前記クロック信
号が前記第一の二進状態になったときに出力を生じさ
せ、第三の三状態インバータと、第四の三状態インバー
タと、第五の三状態インバータ及び第六の三状態インバ
ータは、前記クロック信号が前記第二の二進状態になっ
たときに出力を生じさせる、ように構成されたことを特
徴とするＤ型ＣＭＯＳフリップフロップを提供するもの
である。
く、本発明は、二進入力信号を受信する第一入力端及び
該二進入力信号の相補信号を受信する第二入力端と、二
進出力信号を与えるＱ出力端及び該二進出力信号の相補
信号を与えるＱ／出力端と、前記第一入力端で受信した
前記二進入力信号の状態を前記Ｑ出力端に与える第一デ
ータ路線と、前記第二入力端で受信した前記相補二進入
力信号の状態を前記Ｑ／出力端に与える第二データ路線
と、主回路及び従属回路と、から構成され、前記主回路
は、クロック信号に応答して、該クロック信号が第一の
二進状態になったときには前記従属回路に二進出力信号
を供給し、該クロック信号が第二の二進状態になったと
きには最後の二進出力信号を維持するべく、第一の三状
態インバータと、第二の三状態インバータと、第三の三
状態インバータ及び第四の三状態インバータとを有し、
前記第一の三状態インバータは、前記二進入力信号受信
するように接続され、前記第二の三状態インバータは、
前記相補二進入力信号を受信するように接続され、前記
第三の三状態インバータは、前記第二の三状態インバー
タの出力に接続された入力と、前記第一の三状態インバ
ータの出力に接続された出力とを有し、該出力は前記主
回路の第一の出力を形成し、前記第四の三状態インバー
タは、前記第一の三状態インバータの出力に接続された
入力と、前記第二の三状態インバータの出力に接続され
た出力とを有し、該出力は前記主回路の第二の出力を形
成し、前記従属回路は、前記クロック信号に応答して、
該クロック信号が第一の二進状態になったときには前記
Ｑ出力端と前記Ｑ／出力端に二進出力信号を供給し、該
クロック信号が第二の二進状態になったときには最後の
二進出力信号を維持するべく、第五の三状態インバータ
と、第六の三状態インバータと、第七の三状態インバー
タ及び第八の三状態インバータとを有し、前記第五の三
状態インバータは、前記第一の三状態インバータと前記
第三の三状態インバータの出力を受信する入力と、前記
Ｑ出力端に接続された出力とを有し、前記第六の三状態
インバータは、前記第二の三状態インバータと前記第四
の三状態インバータの出力を受信する入力と、前記Ｑ／
出力端に接続された出力とを有し、前記第七の三状態イ
ンバータは、前記第六の三状態インバータの出力に接続
された入力とを有し、前記Ｑ出力端に接続された出力を
有し、前記第八の三状態インバータは、前記第五の三状
態インバータの出力に接続された入力とを有し、前記Ｑ
／出力端に接続された出力を有し、第一の三状態インバ
ータと、第二の三状態インバータと、第七の三状態イン
バータ及び第八の三状態インバータは、前記クロック信
号が前記第一の二進状態になったときに出力を生じさ
せ、第三の三状態インバータと、第四の三状態インバー
タと、第五の三状態インバータ及び第六の三状態インバ
ータは、前記クロック信号が前記第二の二進状態になっ
たときに出力を生じさせる、ように構成されたことを特
徴とするＤ型ＣＭＯＳフリップフロップを提供するもの
である。
【００１１】ここに述べる実施例では、フリップフロッ
プはクロック同期されたＣＭＯＳ・Ｄ型フリップフロッ
プであって、４個の三状態インバータを含む。その回路
設計はセルライブラリーで使用できるようにされてお
り、回路内にクロックイネーブル装置を含んでいる。
プはクロック同期されたＣＭＯＳ・Ｄ型フリップフロッ
プであって、４個の三状態インバータを含む。その回路
設計はセルライブラリーで使用できるようにされてお
り、回路内にクロックイネーブル装置を含んでいる。
【００１２】本発明の上記課題その他の課題、特徴、お
よび利点は、添付の図面と以下の詳細な説明から明かと
なろう。
よび利点は、添付の図面と以下の詳細な説明から明かと
なろう。
【００１３】
【実施例】図２を参照すると、本発明に基づく高速ＣＭ
ＯＳ・Ｄ型フリップフロップ２００が示されている。こ
のフリップフロップは二つの入力端２０１、２０３、主
部２１０、従属部２２０、二つの出力端２０５、２０７
およびクロックイネーブル回路２３０を含む。この主部
は４個のＣＭＯＳ三状態インバータ２１２、２１４、２
１６、２１８（以下これらをそれぞれＴＩ２１２、ＴＩ
２１４、ＴＩ２１６、ＴＩ２１８という）を含む。ＴＩ
２１２の入力端は入力端２０１に接続される。同様にＴ
Ｉ２１４の入力端は入力端２０３に接続される。ＴＩ２
１６はその入力端がＴＩ２１４、ＴＩ２１８の出力端に
接続され、その出力端がＴＩ２１２の出力端に出力端に
接続される。同様にＴＩ２１８はその入力端がＴＩ２１
２とＴＩ２１６の出力端に接続され、その出力端がＴＩ
２１４の出力端に接続される。データ路線２４７はＴＩ
２１２とＴＩ２１６に接続されており、主部２１０の出
力端の一つを形成する。また路線２４９はＴＩ２１４と
ＴＩ２１８の出力端に接続されており、主部の第二出力
端を形成する。
ＯＳ・Ｄ型フリップフロップ２００が示されている。こ
のフリップフロップは二つの入力端２０１、２０３、主
部２１０、従属部２２０、二つの出力端２０５、２０７
およびクロックイネーブル回路２３０を含む。この主部
は４個のＣＭＯＳ三状態インバータ２１２、２１４、２
１６、２１８（以下これらをそれぞれＴＩ２１２、ＴＩ
２１４、ＴＩ２１６、ＴＩ２１８という）を含む。ＴＩ
２１２の入力端は入力端２０１に接続される。同様にＴ
Ｉ２１４の入力端は入力端２０３に接続される。ＴＩ２
１６はその入力端がＴＩ２１４、ＴＩ２１８の出力端に
接続され、その出力端がＴＩ２１２の出力端に出力端に
接続される。同様にＴＩ２１８はその入力端がＴＩ２１
２とＴＩ２１６の出力端に接続され、その出力端がＴＩ
２１４の出力端に接続される。データ路線２４７はＴＩ
２１２とＴＩ２１６に接続されており、主部２１０の出
力端の一つを形成する。また路線２４９はＴＩ２１４と
ＴＩ２１８の出力端に接続されており、主部の第二出力
端を形成する。
【００１４】従属部２２０は構成上、主部２１０と同一
である。この従属部は以下に述べるように相互接続され
たＣＭＯＳ型の三状態インバータ２２２、２２４、２２
６、２２８を含む。ＴＩ２２２はその入力端が路線２４
７に接続される。ＴＩ２２４はその入力端が路線２４９
に接続される。ＴＩ２２６はその入力端がＴＩ２２４と
ＴＩ２２８の出力端に接続され、出力端がＴＩ２２２の
出力端に接続される。ＴＩ２２８はその入力端がＴＩ２
２２とＴＩ２２６の出力端に接続され、出力端がＴＩ２
２４の出力端に接続される。ＴＩ２２２とＴＩ２２６の
出力端は出力端２０５に接続され、ＴＩ２２４とＴＩ２
２８の出力端は出力端２０７に接続される。
である。この従属部は以下に述べるように相互接続され
たＣＭＯＳ型の三状態インバータ２２２、２２４、２２
６、２２８を含む。ＴＩ２２２はその入力端が路線２４
７に接続される。ＴＩ２２４はその入力端が路線２４９
に接続される。ＴＩ２２６はその入力端がＴＩ２２４と
ＴＩ２２８の出力端に接続され、出力端がＴＩ２２２の
出力端に接続される。ＴＩ２２８はその入力端がＴＩ２
２２とＴＩ２２６の出力端に接続され、出力端がＴＩ２
２４の出力端に接続される。ＴＩ２２２とＴＩ２２６の
出力端は出力端２０５に接続され、ＴＩ２２４とＴＩ２
２８の出力端は出力端２０７に接続される。
【００１５】上記の三状態インバータはそれぞれ、クロ
ック信号および相補クロック信号を受信するためのｐ制
御入力端とｎ制御入力端を含む。ＴＩ２１２、ＴＩ２１
４、ＴＩ２２６、ＴＩ２２８のｎ制御入力端、およびＴ
Ｉ２１６、ＴＩ２１８、ＴＩ２２２、ＴＩ２２４のｐ制
御入力端はクロック信号Ｃを受信するように接続されて
いるが、ＴＩ２１２、ＴＩ２１４、ＴＩ２２６、ＴＩ２
２８のｐ制御入力端およびＴＩ２１６、ＴＩ２１８、Ｔ
Ｉ２２２、ＴＩ２２４のｎ制御入力端は、相補クロック
信号Ｑ／を受信するように接続される。各三状態インバ
ータは出力信号を発生するが、これらの出力信号は、そ
のｐ制御入力端に低レベル信号ＬＯＷを受信すると共に
ｎ制御入力端に高レベル信号ＨＩＧＨを受信するときに
その入力端に受信した信号の相補信号である。
ック信号および相補クロック信号を受信するためのｐ制
御入力端とｎ制御入力端を含む。ＴＩ２１２、ＴＩ２１
４、ＴＩ２２６、ＴＩ２２８のｎ制御入力端、およびＴ
Ｉ２１６、ＴＩ２１８、ＴＩ２２２、ＴＩ２２４のｐ制
御入力端はクロック信号Ｃを受信するように接続されて
いるが、ＴＩ２１２、ＴＩ２１４、ＴＩ２２６、ＴＩ２
２８のｐ制御入力端およびＴＩ２１６、ＴＩ２１８、Ｔ
Ｉ２２２、ＴＩ２２４のｎ制御入力端は、相補クロック
信号Ｑ／を受信するように接続される。各三状態インバ
ータは出力信号を発生するが、これらの出力信号は、そ
のｐ制御入力端に低レベル信号ＬＯＷを受信すると共に
ｎ制御入力端に高レベル信号ＨＩＧＨを受信するときに
その入力端に受信した信号の相補信号である。
【００１６】また図２を参照すると、クロック同期され
たイネーブル回路２３０が示されている。この回路は、
信号ＣおよびＣ／の発生を制御するためのフリップフロ
ップ回路と共に含めることができる。このイネーブル回
路はナンドゲート２３５、２３９を含む。各ナンドゲー
トは外部クロック信号Ｃｌｋおよびイネーブル信号Ｅｎ
ｂｌを受信するように接続される入力端を有する。ゲー
ト２３５の出力はインバータ２３７に与えられて信号Ｃ
を発生する。ゲート２３９の出力は直列接続されたイン
バータ２４１、２４３に与えられ、信号Ｃ／を発生す
る。イネーブル信号が高レベルＨＩＧＨに保持されてい
るときは、信号ＣおよびＣ／が発生される。信号Ｃはク
ロック信号Ｃｌｋに等しく、信号Ｃ／は信号Ｃｌｋの補
数である。イネーブル信号が低レベルＬＯＷであるとき
は信号Ｃが低レベルＬＯＷに保持され、信号Ｃ／が高レ
ベルＨＩＧＨに保持される。
たイネーブル回路２３０が示されている。この回路は、
信号ＣおよびＣ／の発生を制御するためのフリップフロ
ップ回路と共に含めることができる。このイネーブル回
路はナンドゲート２３５、２３９を含む。各ナンドゲー
トは外部クロック信号Ｃｌｋおよびイネーブル信号Ｅｎ
ｂｌを受信するように接続される入力端を有する。ゲー
ト２３５の出力はインバータ２３７に与えられて信号Ｃ
を発生する。ゲート２３９の出力は直列接続されたイン
バータ２４１、２４３に与えられ、信号Ｃ／を発生す
る。イネーブル信号が高レベルＨＩＧＨに保持されてい
るときは、信号ＣおよびＣ／が発生される。信号Ｃはク
ロック信号Ｃｌｋに等しく、信号Ｃ／は信号Ｃｌｋの補
数である。イネーブル信号が低レベルＬＯＷであるとき
は信号Ｃが低レベルＬＯＷに保持され、信号Ｃ／が高レ
ベルＨＩＧＨに保持される。
【００１７】このフリップフロップ回路の動作は以下の
通りである。初め、クロック信号ＣがＬＯＷであるとし
よう。三状態インバータ２１２、２１４はディスエーブ
ル化され（disabled）、それゆえ入力線２０１、２０３
からフリップフロップに提供されるデータは回路に受理
されない。三状態インバータ２１６、２１８、２２２、
２２４はすべてイネーブル化され、最後に受信したＤお
よびＤ／の値に出力信号ＱおよびＱ／を維持すべく以下
に述べるように動作する。
通りである。初め、クロック信号ＣがＬＯＷであるとし
よう。三状態インバータ２１２、２１４はディスエーブ
ル化され（disabled）、それゆえ入力線２０１、２０３
からフリップフロップに提供されるデータは回路に受理
されない。三状態インバータ２１６、２１８、２２２、
２２４はすべてイネーブル化され、最後に受信したＤお
よびＤ／の値に出力信号ＱおよびＱ／を維持すべく以下
に述べるように動作する。
【００１８】クロック信号Ｃの状態が高レベル状態ＨＩ
ＧＨに変化するとき、三状態インバータ２１６、２１
８、２２２、２２４はディスエーブル化され、出力しな
い。出力信号ＱよびＱ／は、イネーブル化された三状態
インバータ２２６、２２８による信号Ｃの状態変化前の
値に維持される。ＴＩ２２６がＱ／を反転することによ
りＱ信号を発生する一方、ＴＩ２２８が同時にＱを反転
してＱ／を発生する。クロック信号Ｃの高レベルＨＩＧ
ＨはＴＩ２１２、ＴＩ２１４をイネーブル化し、これら
はそれぞれ入力信号ＤおよびＤ／を反転する。反転され
たＤ入力信号は信号Ｄ／に等価で、ＴＩ２２２をディス
エーブル化すべく路線２４７上に与えられる。反転され
た信号Ｄ／は信号Ｄに等価で、ＴＩ２２４をディスエー
ブル化すべく路線２４９上に与えられる。クロック信号
Ｃが高レベル状態ＨＩＧＨを得るときは出力線２０５、
２０７上に新たなデータが置かれることはない。
ＧＨに変化するとき、三状態インバータ２１６、２１
８、２２２、２２４はディスエーブル化され、出力しな
い。出力信号ＱよびＱ／は、イネーブル化された三状態
インバータ２２６、２２８による信号Ｃの状態変化前の
値に維持される。ＴＩ２２６がＱ／を反転することによ
りＱ信号を発生する一方、ＴＩ２２８が同時にＱを反転
してＱ／を発生する。クロック信号Ｃの高レベルＨＩＧ
ＨはＴＩ２１２、ＴＩ２１４をイネーブル化し、これら
はそれぞれ入力信号ＤおよびＤ／を反転する。反転され
たＤ入力信号は信号Ｄ／に等価で、ＴＩ２２２をディス
エーブル化すべく路線２４７上に与えられる。反転され
た信号Ｄ／は信号Ｄに等価で、ＴＩ２２４をディスエー
ブル化すべく路線２４９上に与えられる。クロック信号
Ｃが高レベル状態ＨＩＧＨを得るときは出力線２０５、
２０７上に新たなデータが置かれることはない。
【００１９】クロック信号Ｃの状態変化がＨＩＧＨから
ＬＯＷに変化するとき、ＴＩ２１２およびＴＩ２１４が
ディスエーブル化される。ＴＩ２１６およびＴＩ２１８
はイネーブル化され、路線２４７、２４９上にある信号
状態を、信号ＣのＬＯＷ状態への変化前の値に維持す
る。ＴＩ２２２およびＴＩ２２４はイネーブル化され、
路線２４７および２４９上にラッチされている値をそれ
ぞれ反転する。この場合これら二つの三状態インバータ
の出力が新たに出力信号ＱおよびＱ／となる。ＴＩ２２
６およびＴＩ２２８はディスエーブル化される。
ＬＯＷに変化するとき、ＴＩ２１２およびＴＩ２１４が
ディスエーブル化される。ＴＩ２１６およびＴＩ２１８
はイネーブル化され、路線２４７、２４９上にある信号
状態を、信号ＣのＬＯＷ状態への変化前の値に維持す
る。ＴＩ２２２およびＴＩ２２４はイネーブル化され、
路線２４７および２４９上にラッチされている値をそれ
ぞれ反転する。この場合これら二つの三状態インバータ
の出力が新たに出力信号ＱおよびＱ／となる。ＴＩ２２
６およびＴＩ２２８はディスエーブル化される。
【００２０】上記の回路動作はクロック信号Ｃの状態変
化に伴って継続する。クロック信号Ｃの高レベル状態Ｈ
ＩＧＨの期間中に入力端２０１、入力端２０３に存在す
るデータはそれぞれ、信号ＣがＨＩＧＨからＬＯＷに状
態変化する度にＱおよびＱ／出力端に与えられ、次回に
信号ＣがＨＩＧＨからＬＯＷに変わるまでラッチされ
る。さらにフリップフロップに上記イネーブル回路を含
めると、フリップフロップの動作に関する別の追加的制
御が可能となる。信号ＥｎｂｌについてのＬＯＷ状態は
クロック信号ＣをＬＯＷ状態に設定し、三状態インバー
タ２１２、２１４、２２６、２２８をイネーブル化す
る。これらの三状態インバータの状態は信号Ｅｎｂｌが
状態ＨＩＧＨになるまで変化できない。
化に伴って継続する。クロック信号Ｃの高レベル状態Ｈ
ＩＧＨの期間中に入力端２０１、入力端２０３に存在す
るデータはそれぞれ、信号ＣがＨＩＧＨからＬＯＷに状
態変化する度にＱおよびＱ／出力端に与えられ、次回に
信号ＣがＨＩＧＨからＬＯＷに変わるまでラッチされ
る。さらにフリップフロップに上記イネーブル回路を含
めると、フリップフロップの動作に関する別の追加的制
御が可能となる。信号ＥｎｂｌについてのＬＯＷ状態は
クロック信号ＣをＬＯＷ状態に設定し、三状態インバー
タ２１２、２１４、２２６、２２８をイネーブル化す
る。これらの三状態インバータの状態は信号Ｅｎｂｌが
状態ＨＩＧＨになるまで変化できない。
【００２１】図３は本発明に基づき非同期リセット部を
含む高速、ＣＭＯＳ型、Ｄ型フリップフロップの略線図
である。このリセット部の特徴は図２のＴＩ２１６、Ｔ
Ｉ２２８をクロック同期ナンドゲート３１６、３２８で
代えることにより与えられる。リセット信号ＲＳＴ／が
線３０１を介してクロック同期された各ナンドゲートの
一入力端に与えられる。信号ＲＳＴ／がＨＩＧＨである
ときは、図３回路の動作は前述した図２回路の動作と同
一である。信号ＲＳＴ／がＬＯＷであるときは、出力信
号ＱおよびＱ／はそれぞれＬＯＷおよびＨＩＧＨに設定
される。しかしながら、クロック同期されたナンドゲー
ト３１８、３２８をフリップフロップに含めると、本回
路の動作速度は低下する。
含む高速、ＣＭＯＳ型、Ｄ型フリップフロップの略線図
である。このリセット部の特徴は図２のＴＩ２１６、Ｔ
Ｉ２２８をクロック同期ナンドゲート３１６、３２８で
代えることにより与えられる。リセット信号ＲＳＴ／が
線３０１を介してクロック同期された各ナンドゲートの
一入力端に与えられる。信号ＲＳＴ／がＨＩＧＨである
ときは、図３回路の動作は前述した図２回路の動作と同
一である。信号ＲＳＴ／がＬＯＷであるときは、出力信
号ＱおよびＱ／はそれぞれＬＯＷおよびＨＩＧＨに設定
される。しかしながら、クロック同期されたナンドゲー
ト３１８、３２８をフリップフロップに含めると、本回
路の動作速度は低下する。
【００２２】以上詳しく述べたように、本発明は、新規
且つ改良されたＤ型ＣＭＯＳフリップフロップ回路を提
供する。本発明においては、三状態インバータとＤ入力
端子及びＤ／入力端子に対するパラレルデータ線の使用
により、Ｄ／データ信号及びＱ／データ信号を発生させ
る必要がなく、従来技術に係るＣＭＯＳフリップフロッ
プよりもはるかに高速なクロック速度で動作することを
実現した。
且つ改良されたＤ型ＣＭＯＳフリップフロップ回路を提
供する。本発明においては、三状態インバータとＤ入力
端子及びＤ／入力端子に対するパラレルデータ線の使用
により、Ｄ／データ信号及びＱ／データ信号を発生させ
る必要がなく、従来技術に係るＣＭＯＳフリップフロッ
プよりもはるかに高速なクロック速度で動作することを
実現した。
【００２３】この回路設計は標準セルライブラリーある
いはゲートアレーライブラリーとして使用するように意
図されている。図２の回路のシミュレーションが行なわ
れ、他の標準セルおよびゲートアレーと比較したとこ
ろ、先行技術高速フリップフロップライブラリー例に比
べて４０％高速であった。本発明の回路は市販の動作条
件の下で最大クロック速度２００メガヘルツの速度でま
で動作しうる。
いはゲートアレーライブラリーとして使用するように意
図されている。図２の回路のシミュレーションが行なわ
れ、他の標準セルおよびゲートアレーと比較したとこ
ろ、先行技術高速フリップフロップライブラリー例に比
べて４０％高速であった。本発明の回路は市販の動作条
件の下で最大クロック速度２００メガヘルツの速度でま
で動作しうる。
【００２４】本回路は外部ゲートを介してクロック同期
を受ける結果もたらされるクロックスキューの効果を最
小限にするように設計されている。これを達成するには
図２および図３に示すようにセル設計者がスキューを制
御できるフリップフロップ内部にクロックイネーブル回
路を含めればよい。
を受ける結果もたらされるクロックスキューの効果を最
小限にするように設計されている。これを達成するには
図２および図３に示すようにセル設計者がスキューを制
御できるフリップフロップ内部にクロックイネーブル回
路を含めればよい。
【図１】ＣＭＯＳ技術により与えられる先行技術Ｄ型フ
リップフロップの論理線図である。
リップフロップの論理線図である。
【図２】本発明による高速ＣＭＯＳ・Ｄ型フリップフロ
ップの論理線図である。
ップの論理線図である。
【図３】本発明による、非同期リセット装置を含んだ高
速ＣＭＯＳ・Ｄ型フリップフロップの論理回路図であ
る。
速ＣＭＯＳ・Ｄ型フリップフロップの論理回路図であ
る。
２００ フリップフロップ ２３０ クロックイネーブル回路 ２１２ないし２１８ 相補型金属酸化物半導体（ＣＭＯ
Ｓ）三状態インバータ ２２２ないし２２８ 相補型金属酸化物半導体（ＣＭＯ
Ｓ）三状態インバータ ２４７、２４９ データ路
Ｓ）三状態インバータ ２２２ないし２２８ 相補型金属酸化物半導体（ＣＭＯ
Ｓ）三状態インバータ ２４７、２４９ データ路
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 592089054 エヌシーアール インターナショナル インコーポレイテッド ＮＣＲ Ｉｎｔｅｒｎａｔｉｏｎａｌ, Ｉｎｃ. アメリカ合衆国 45479 オハイオ、デ イトン サウス パターソン ブールバ ード 1700 (73)特許権者 595026416 シンバイオス・インコーポレイテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ハロルド エス． クラーフツ アメリカ合衆国 80525 コロラド、フ ォート コリンズ、ネルソン レイン 3243 (72)発明者 ロバート ディー． ウォールドラン アメリカ合衆国 80526 コロラド、フ ォート コリンズ、チャパラル ドライ ブ 2712 (56)参考文献 特開 平２−34018（ＪＰ，Ａ) 特開 平１−248820（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 二進入力信号を受信する第一入力端及び
該二進入力信号の相補信号を受信する第二入力端と、二
進出力信号を与えるＱ出力端及び該二進出力信号の相補
信号を与えるＱ／出力端と、前記第一入力端で受信した
前記二進入力信号の状態を前記Ｑ出力端に与える第一デ
ータ路線と、前記第二入力端で受信した前記相補二進入
力信号の状態を前記Ｑ／出力端に与える第二データ路線
と、主回路及び従属回路と、から構成され、 前記主回路は、クロック信号に応答して、該クロック信
号が第一の二進状態になったときには前記従属回路に二
進出力信号を供給し、該クロック信号が第二の二進状態
になったときには最後の二進出力信号を維持し、 前記主回路は、第一の三状態インバータと、第二の三状
態インバータと、第三の三状態インバータ及び第四の三
状態インバータとを有し、 前記第一の三状態インバータは、前記二進入力信号受信
するように接続され、 前記第二の三状態インバータは、前記相補二進入力信号
を受信するように接続され、 前記第三の三状態インバータは、前記第二の三状態イン
バータの出力に接続された入力と、前記第一の三状態イ
ンバータの出力に接続された出力とを有し、該出力は前
記主回路の第一の出力を形成し、 前記第四の三状態インバータは、前記第一の三状態イン
バータの出力に接続された入力と、前記第二の三状態イ
ンバータの出力に接続された出力とを有し、該出力は前
記主回路の第二の出力を形成し、 前記従属回路は、前記クロック信号に応答して、該クロ
ック信号が第一の二進状態になったときには前記Ｑ出力
端と前記Ｑ／出力端に二進出力信号を供給し、該クロッ
ク信号が第二の二進状態になったときには最後の二進出
力信号を維持し、 前記従属回路は、第五の三状態インバータと、第六の三
状態インバータと、第七の三状態インバータ及び第八の
三状態インバータとを有し、 前記第五の三状態インバータは、前記第一の三状態イン
バータと前記第三の三状態インバータの出力を受信する
入力と、前記Ｑ出力端に接続された出力とを有し、 前記第六の三状態インバータは、前記第二の三状態イン
バータと前記第四の三状態インバータの出力を受信する
入力と、前記Ｑ／出力端に接続された出力とを有し、 前記第七の三状態インバータは、前記第六の三状態イン
バータの出力に接続された入力とを有し、前記Ｑ出力端
に接続された出力を有し、 前記第八の三状態インバータは、前記第五の三状態イン
バータの出力に接続された入力とを有し、前記Ｑ／出力
端に接続された出力を有し、 第一の三状態インバータと、第二の三状態インバータ
と、第七の三状態インバータ及び第八の三状態インバー
タは、前記クロック信号が前記第一の二進状態になった
ときに出力を生じさせ、 第三の三状態インバータと、第四の三状態インバータ
と、第五の三状態インバータ及び第六の三状態インバー
タは、前記クロック信号が前記第二の二進状態になった
ときに出力を生じさせる、 ように構成されたことを特徴とするＤ型ＣＭＯＳフリッ
プフロップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US572596 | 1990-08-24 | ||
| US07/572,596 US5140180A (en) | 1990-08-24 | 1990-08-24 | High speed cmos flip-flop employing clocked tristate inverters |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271512A JPH04271512A (ja) | 1992-09-28 |
| JP3299290B2 true JP3299290B2 (ja) | 2002-07-08 |
Family
ID=24288543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23374291A Expired - Lifetime JP3299290B2 (ja) | 1990-08-24 | 1991-08-22 | 高速ｃｍｏｓフリップフロップ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5140180A (ja) |
| EP (1) | EP0472426B1 (ja) |
| JP (1) | JP3299290B2 (ja) |
| DE (1) | DE69123100T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2692072A1 (fr) * | 1992-06-05 | 1993-12-10 | Sgs Thomson Microelectronics | Bascule bistable à commande de réinitialisation. |
| DE69514918T2 (de) * | 1995-08-31 | 2000-06-15 | St Microelectronics Srl | D-Flip-Flop mit asynchronem Laden von Daten |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
| FR2756120B1 (fr) * | 1996-11-19 | 1999-02-05 | Sgs Thomson Microelectronics | Dispositif de conversion serie/parallele d'un signal haute frequence de faible amplitude |
| US6633188B1 (en) * | 1999-02-12 | 2003-10-14 | Texas Instruments Incorporated | Sense amplifier-based flip-flop with asynchronous set and reset |
| GB2361121A (en) * | 2000-04-04 | 2001-10-10 | Sharp Kk | A CMOS LCD scan pulse generating chain comprising static latches |
| GB0013790D0 (en) | 2000-06-06 | 2000-07-26 | Texas Instruments Ltd | Improvements in or relating to flip-flop design |
| US7098833B2 (en) * | 2004-06-04 | 2006-08-29 | Texas Instruments Incorporated | Tri-value decoder circuit and method |
| US9876501B2 (en) | 2013-05-21 | 2018-01-23 | Mediatek Inc. | Switching power amplifier and method for controlling the switching power amplifier |
| EP4348830A1 (en) * | 2021-06-03 | 2024-04-10 | Synopsys, Inc. | D-type wholly dissimilar high-speed static set-reset flip flop |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4463440A (en) * | 1980-04-15 | 1984-07-31 | Sharp Kabushiki Kaisha | System clock generator in integrated circuit |
| US4506167A (en) * | 1982-05-26 | 1985-03-19 | Motorola, Inc. | High speed logic flip-flop latching arrangements including input and feedback pairs of transmission gates |
| JPS59134918A (ja) * | 1983-01-24 | 1984-08-02 | Toshiba Corp | ラツチ回路 |
| US4628217A (en) * | 1984-03-22 | 1986-12-09 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with one current source |
| US4691122A (en) * | 1985-03-29 | 1987-09-01 | Advanced Micro Devices, Inc. | CMOS D-type flip-flop circuits |
| US4785204A (en) * | 1985-06-21 | 1988-11-15 | Mitsubishi Denki Kabushiki Kaisha | Coincidence element and a data transmission path |
| JPS6295016A (ja) * | 1985-10-21 | 1987-05-01 | Mitsubishi Electric Corp | ラツチ回路 |
| US4777388A (en) * | 1986-04-24 | 1988-10-11 | Tektronix, Inc. | Fast latching flip-flop |
| US4810908A (en) * | 1986-12-01 | 1989-03-07 | Hirokazu Suzuki | Semiconductor logic circuit comprising clock driver and clocked logic circuit |
| JPH077901B2 (ja) * | 1988-02-29 | 1995-01-30 | 沖電気工業株式会社 | フリップフロップ回路 |
| US4932002A (en) * | 1988-09-30 | 1990-06-05 | Texas Instruments, Incorporated | Bit line latch sense amp |
| US5036217A (en) * | 1989-06-02 | 1991-07-30 | Motorola, Inc. | High-speed low-power flip-flop |
| US5017815A (en) * | 1989-12-20 | 1991-05-21 | At&T Bell Laboratories | Sense amplifier with selective pull up |
-
1990
- 1990-08-24 US US07/572,596 patent/US5140180A/en not_active Expired - Lifetime
-
1991
- 1991-08-21 EP EP91307713A patent/EP0472426B1/en not_active Expired - Lifetime
- 1991-08-21 DE DE69123100T patent/DE69123100T2/de not_active Expired - Lifetime
- 1991-08-22 JP JP23374291A patent/JP3299290B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5140180A (en) | 1992-08-18 |
| EP0472426B1 (en) | 1996-11-13 |
| DE69123100D1 (de) | 1996-12-19 |
| JPH04271512A (ja) | 1992-09-28 |
| EP0472426A3 (en) | 1992-05-13 |
| EP0472426A2 (en) | 1992-02-26 |
| DE69123100T2 (de) | 1997-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2502943B2 (ja) | 高速センスアンプ | |
| EP1940027B1 (en) | A low power flip flop circuit | |
| US5656962A (en) | Master-slave flip-flop circuit with bypass | |
| US5302866A (en) | Input circuit block and method for PLDs with register clock enable selection | |
| JP2006246486A (ja) | スキャン機能及びデータリテンション機能を有する高速パルス基盤のフリップフロップ | |
| JPS5925421A (ja) | 同期式論理回路 | |
| JP3299290B2 (ja) | 高速ｃｍｏｓフリップフロップ | |
| CN108233894B (zh) | 一种基于双模冗余的低功耗双边沿触发器 | |
| US5025174A (en) | Flip-flop circuit | |
| JPH11186882A (ja) | Ｄフリップフロップ | |
| US6069495A (en) | High-speed logic embodied differential dynamic CMOS true single phase clock latches and flip-flops with single transistor clock latches | |
| US7154918B2 (en) | Multiplexer circuit for converting parallel data into serial data at high speed and synchronized with a clock signal | |
| US7825689B1 (en) | Functional-input sequential circuit | |
| EP0488826B1 (en) | Flip-flop circuit having CMOS hysteresis inverter | |
| TW202119759A (zh) | 全數位靜態真單相時鐘（tspc）觸發器 | |
| US6515528B1 (en) | Flip-flop circuit | |
| US7190196B1 (en) | Dual-edge synchronized data sampler | |
| JPH1093397A (ja) | Ｄ型フリップフロップ | |
| JP2786463B2 (ja) | フリップフロップ回路 | |
| WO2015005992A1 (en) | Fully differential symmetrical high speed static cmos flip flop circuit | |
| JP2619012B2 (ja) | トランスミッションゲート型フリップフロップ | |
| JPH0366221A (ja) | ラツチ回路 | |
| US5692026A (en) | Apparatus for reducing capacitive loading of clock and shift signals by shifting register-based devices | |
| KR100245080B1 (ko) | 디 플립-플롭 회로 | |
| JPH11136099A (ja) | 論理ネットワーク及びそれを備えたバイナリー装置並びに同期分周器装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080419 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090419 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090419 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100419 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100419 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110419 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120419 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120419 Year of fee payment: 10 |