JPH0366221A - ラツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は高速ＣＭＯＳラッチ回路に関する。

Ｂ、従来の技術及びその課題 多くの従来のＣＭＯＳラッチ回路が、パス・ゲートを使
用して、データを相互接続されたインバータにクロック
する。「パス・ゲート」という用語は、装置のゲートに
送られた制御信号に応答して入力信号を渡す機能をいう
。パス・ゲートは、単−ＮＦＥＴ装置、単一ＰＦＥＴ装
置または並列ＮＥＦＴ−ＰＦＥＴ対である。こうした従
来のラッチでは、相互接続インバータのフィードバック
・１３− インバータは、ラッチの状態を変更するためにデータ・
インバータがフィードバック・インバータをオーバドラ
イブするように、データ入力インバータよりも小さくな
ければならない。インバータの様々な寸法への要求によ
って、唯一の装置寸法が利用可能であるゲート・アレイ
設計でラッチを実施することが困難となっている。

従来の技術で可能なラッチ設計は多い。こうした従来技
術ラッチ回路設計の例を以下に記載する。

米国特許第４２７７６９９号は、極性保持ラッチとセッ
ト／リセット・ラッチを含むシフト・レジスタ・ラッチ
回路を開示している。それらのラッチは、個別の重複し
ないクロック列でクロックできるので、大規模集積半導
体で実施された論理ネットワークを適切に検査可能にす
る、いわゆるレベル感知走査設計（ＬＳＳＤ）規則に適
合する。この特許の第４図は、ＡＮＤ１０Ｒ／ＩＮＶＥ
ＲＴ回路を用いたシフト・レジスタの構成を示す。

ＩＢＭテクニカル・ディスクロージャ・ブルテ７、Ｖｏ
　１．２７、Ｎｏ、７Ｂ　（１９８４年１２１４− 月）、１）ｐ、４５３８−４５３９は、検査許容性を高
めるために、転送ゲートまたはパス・ゲートなしに、マ
スク・スライス設計で実施できるＣＭＯＳ　　ＬＳＳＤ
シフト・レジスタ・ラッチを開示している。特にこの参
照例は、ラッチのメモリ機能が標準０ＭＯＳ相互接続対
により実施される２段極性保持バージｅンを開示する。

ＩＢＭテクニカル・ディスクロージャ・プルテン、Ｖｏ
ｌ、２７、Ｎｏ、ＩＢ　（１９８４年６月）、１）１）
、６６３−６６４は、最初にラッチを設定することなく
、クロック及びデータ・パルスが直接出力バッファ（Ｃ
ＭＯＳインバータ）に利用できる、高速ＣＭＯＳラッチ
回路を開示している。

ＩＢＭテクニカル・ディスクロージャ・プルテン、Ｖｏ
ｌ、２７、Ｎｏ、２７、Ｎｏ、１０Ｂ（１９８５年３月
）、１）ｐ、Ｅ！０９８−ｔ３０９９は、ＬＳＳＤ互換
ラッチを開示している。ラッチ回路は、２組の入力制御
により制御された２段のＡＮＤ１０Ｒ／ＩＮＶＥＲＴ回
路を含む。

米国特許第４５Ｅｉ８８４２号は、制御パルスに応答し
て論理信号を保持するＤラッチＣＭＯＳ回路を開示して
いる。

ＩＢＭテクニカル・ディスクロージャ・プルテン、Ｖｏ
　１．１６、Ｎｏ、７　（１９７３年１２月）、ｐｌ）
、２２８９−２２９０は、ＣＭＯＳトランジスタを用い
るゲートを備えたインバータを開示している。

米国特許第１３１９６４４号は、指定されたプール関係
を満足する論理構造をもつ周波数分割回路を開示する。

当技術分野では、様々なラッチ回路が周知であるが、ラ
ッチの状態を変えるのに必要な電流をできるだけ少なく
することが重要である。上述のように、多くのラッチ設
計は、ラッチ状態を変えるためにフィードバック・イン
バータをオーバドライブできるデータ・インバータを利
用している。

この過程で、かなりの量の装置電流が、フィードバック
・ループを第１状態から第２の反対状態にするのに必要
になる。切換え速度はラッチのインバータ・ノード間の
ロードに比例するので、大きなロードはラッチの切換え
速度を低下させる。集積レベルが増大するにつれて、こ
れはますます重要になる。具体的には、集積レベルが増
大するにつれて、所与のサイクルで切り替えるのに必要
なラッチの数も増大する。

Ｃ０課題を解決するための手段 前記の観点から、本発明の目的は、高速ＣＭＯＳラッチ
を作成することである。

本発明の目的には、パス・ゲートを含まない高速ＣＭＯ
Ｓラッチを提供することも含まれる。

本発明の目的には、切換え電流要件を少なくした高速Ｃ
ＭＯＳラッチを提供することも含まれる。

本発明の目的には、ゲート・アレイ設計で容易に実現で
きるラッチ回路を提供することも含まれる。

本発明は、装置電流のすべてがノード・キャパシタンス
を充電するのに利用できるように、クロック・サイクル
中にラッチ・ノードを分離するラッチ回路を提供するこ
とにより、前記及び他の目的７− を実施する。

本発明によるラッチ回路は、 第１電位端子及び第２電位端子と、 直列に接続されて第１のトランジスタ対を形成する、第
１形式の第１ＭＯＳトランジスタ及び第２ＭＯＳトラン
ジスタと、 直列に接続されて第２のトランジスタ対を形成する、第
１形式の第３ＭＯＳトランジスタ及び第４ＭＯＳトラン
ジスタであって、前記第１トランジスタ及び第２のトラ
ンジスタ対が第１電位端子と第１ノード間に互いに並列
に接続されているものと、 前記第１形式とは異なる第２形式の第５ＭＯＳトランジ
スタ及び第６のＭＯＳトランジスタであって、前記第５
トランジスタ及び第６トランジスタが直列に接続されて
第３のトランジスタ対を形成するものと、 直列に接続されて第４のトランジスタ対を形成する、第
２形式の第７ＭＯＳトランジスタ及び第８ＭＯＳトラン
ジスタであって、前記の第３トラ８− ンジスタ及び第４トランジスタの対が、第１ノードと第
２電位端子間に並列に接続されているものと、 第１ノードで論理電圧を受は取り、第１ノードで論理電
圧が逆転する論理電圧を第２ノードで出力する逆論理手
段 を含み、 前記第１トランジスタ及び第６トランジスタのゲートは
第２ゲートに接続されて、第３トランジスタ及び第８ト
ランジスタのゲートはデータ信号が供給されて、第２ト
ランジスタ及び第７トランジスタのゲートは第１クロッ
ク信号が供給され、第４トランジスタ及び第５トランジ
スタのゲートは、第１クロック信号の位相と逆の位相を
もつ第２クロック信号が供給されることをセットする、
。

Ｄ、実施例 第１図は、本発明によるＣＭＯＳラッチ回路Ｌ１、具体
的には、本発明の極性保持ラッチ回路実施の全体ブロッ
ク図を示す。そのラッチ回路Ｌ＋は、データ・ポート、
スキャン・イン・ポート及びインバータ１１を含む。

データ・ポートは、データ・クロック信号ＣＯ１反転デ
ータ・クロック信号Ｃ８°、データ信号り。

及びスキャン・イン・ポートの出力ＰＬＩを受信する。

スキャン・イン・ポートは、データ・ポートの出力信号
（ノードＮＬＩ）、スキャン・イン・クロック信号Ａ　
Ｏ１スキヤン・イン・クロック信号の反転Ａ。′及びス
キャン・イン信号の逆Ｉｏ“を受信する。

ラッチ回路Ｌ１は、データ・ポートの出力ノードＮＬＩ
に接続されたインバータ１１も含む。インバータ１の出
力＋Ｌ１はＣＭＯＳラッチＬ１の出力を表す。

第２図は、第１図のラッチ回路Ｌ１の構成図を示す。第
２図に示すように、トランジスタＴ１〜Ｔ８はデータ・
ポートを形成し、トランジスタＴ１１７１６はスキャン
・イン・ポートを形成する。

この実施例では、データ・ポートとスキャン・イン・ポ
ートは、８つのＭＯＳトランジスタを含み、そのうち４
つはＮ型で、４つはＰ型である。データ・ポートとスキ
ャン・イン・ポートのトランジスタＴ１〜Ｔ４はＮ型で
ある。データ・ポートとスキャン・イン・ポートのトラ
ンジスタＴ５〜Ｔ８とＴ１３〜Ｔ１８はそれぞれＮ型で
ある。

データ・ポートのトランジスタＴ１とＴ６のゲートは、
スキャン・イン・ポートの出力信号ＰＬｌを受信する。

トランジスタＴ２とＴ７のゲートはクロック信号Ｇｏを
受信し、トランジスタＴ４とＴ５のゲートは逆クロック
信号Ｃｏ“を受信し、トランジスタＴ３とＴ８のゲート
はデータ信号り。

を受信する。

電圧源端末■。Ｄとデータ・ポートの出力ノードＮＬＩ
の間に直列に接続されている。Ｎ型トランジスタＴ５と
Ｔ６は、出力ノードＮＬ１と接地ＧＮＤ間で直列に接続
されている。

Ｐ型トランジスタＴ３〜Ｔ４は、電源Ｖ。０と出カノー
ドＮＬＩの間に直列に接続され、電源Ｖ。０とノードＮ
ＬＩの間にＰ型トランジスタＴ１〜Ｔ２に並列に接続さ
れている。Ｎ型トランジスタＴ７〜Ｔ８は、出力ノード
ＮＬＩと接地端末ＧＮＤ２１− の間の直列に接続されて、ノードＮＬ１と接地ＧＮＤの
間のＮ型トランジスタＴ５〜Ｔ６に並列に接続されてい
る。

スキャン・イン・ポートのトランジスタＴ９と１４のゲ
ートは、データ・ポートの出力ノードＮＬ１にそれぞれ
接続されている。トランジスタＴ１０とＴ１５のゲート
は反転スキャン・イン・クロック信号Ａｏ”を受信する
。トランジスタＴ１１とＴ１ｆ３のゲートは反転スキャ
ン・イン・データＩｏ’を受信する。

スキャン・イン・ポートのトランジスタＴ１１Ｔ１６は
、データ・ポートのトランジスタＴ１〜Ｔ８と同様に接
続されている。第２図に示すように、スキャン・イン・
ポートの出力ノードＰＬＩは、トランジスタＴ１とＴ６
のゲートに接続されて、データ・ポートの出力ノードＮ
ＬＩはインバータ１１の入力端にも接続されている。

第２図のラッチ回路の動作を第３図のタイミング図を参
照して説明する。特に、動作はデータ・ポートを介して
ラッチＬ１に「１」をラッチする２２− 例により説明される。この例では、ラッチの初期状態が
そのラッチは「Ｏ」状態にあるように仮定される（すな
わち、ノードＮＬＩが高レベルで、ノードＰＬＩは低レ
ベルである）。初期状態では、ＡｏとＣｏクロック信号
は低レベルに設定されるので、逆転クロック信号Ａｏ“
とＣｏ’は両方とも高レベルである。ノードＰＬＩとク
ロック信号Ｃｏが両方とも低レベルになると、Ｐ型トラ
ンジスタＴ１とＴ２が両方ともオンになり、Ｔ５もオン
になるが、Ｔ７はオフになる。その結果、トランジスタ
下２とＴ５は、ＰＬｌの反転をノードＮＬ１にゲートす
るよう動作するが、トランジスタＴ４とＴ７はオフにな
るので、データ入力信号Ｄｏの入力を禁止する。同様に
、Ａｏを高レベルにしＡｏ’を低レベルにすると、スキ
ャン・イン・ボートのトランジスタＴ１０とＴ１３は両
方ともオンになり、ノードＮＬ１の反転をＰＬ１ノード
にゲートするが、トランジスタＴ１２とＴ１５はオフに
なり、したがって、ＩＯ“入力を禁止する。

すなわち、データ・ボートとスキャン・イン・ボートは
、Ｌ１ラッチ・データを保持するよう動作する相互接続
インバータ対を形成する。

Ｌ１ラッチを「１」状態に設定するために、第３Ａ図と
第３Ｂ図を示すように、まずデータ入力ＤＯは高レベル
にセットされ、クロック信号は高レベルにセットされる
。クロック信号Ｃｏを高レベルに設定することにより、
トランジスタ下２とＴ５はオフになり、第３Ｃ図に示す
ように、トランジスタＴ４とＴ７はオンになり、データ
信号ＤＯ“の反転がノードＮＬＩにゲートされる。デー
タ信号Ｄｏが高レベルなので、トランジスタＴ８はオン
で、トランジスタＴ３はオフになる。さらに、クロック
信号Ｃｏが高レベルなので、トランジスタＴ１７はオン
になる。その結果、ノードＮＬ１の電圧は、オンになっ
ているトランジスタＴ１７とＴ１８により作成された経
路を介して、高レベルから低レベルに放電される。

第３図に示すように、スキャン・イン・データＩｏとス
キャン・イン・クロック信号を入力するときは（信号Ｐ
Ｌｌは信号ＮＬＩの前に状態を変化させることを除＜）
、同じ結果が発生する。

スキャン・イン・ボートがインバータのように動作して
、ノードＮＬ１で電圧レベルを反転させて、反転レベル
をデータ・ボートに戻す。詳しくは、第３Ｄ図を示すよ
うに、スキャン・イン・ボートはノードＮＬ１の低レベ
ル電圧をノードＰＬ１の高レベルに反転させる。インバ
ータ１１は、ノードＮＬＩで電圧を受信し、ラッチの出
力を表す信号中Ｌ１を出力する。したがって、ノードＮ
Ｌ１の電圧が低レベルになると、第３Ｅ図に示すように
、出力＋Ｌ１が高レベルになる。その結果、トランジス
タＴ４とＴ７がオフになり、ノードＮＬ１がトランジス
タＴ３とＴ８から分離される。

同時に、トランジスタ下２とＴ５がオンになり、ＮＬｌ
の電圧はＰＬｌの電圧により制御されるので、Ｌ１ラッ
チの状態を維持する。

ラッチＬ１を「０」状態にリセットするためには、ＮＬ
ｌの電圧レベルを高レベルにすることが必要である。低
データ信号ＤＯをもつ高レベルまたは能動クロック信号
Ｃｏを提供することにより、２５− トランジスタＴ３〜Ｔ４はオンになり、トランジスタＴ
５はオフになる。このため、ノードＮＬ１が高レベル電
圧に充電される、これは、トランジスタＴ３とＴ４を介
して資源ＶＯＯからノードＮＬ１に作成された経路があ
るからである。ノードＮＬ１が高レベルになった結果、
出力＋Ｌ１は低レベル（すなわち、「０」またはリセッ
ト状態）になる。

第４図は、レベル感知走査設計（ＬＳＳＤ）検査で使用
するラッチを示す。それは、第２図のラッチ回路Ｌ１の
マスタ／スレーブの実施例である。

特に、第４図は、スレーブとしてマスク・ラッチＬ１へ
動作する第２ラツチＬ２を含む。ラッチＬ２は、ラッチ
Ｌ１のデータ・ボート及びスキャン・イン・ボート及び
インバータ１１とＴ３と構成面で同様のスレーブ・ボー
トを含む。インバータ１２は、スレーブ・ボートの出力
（ノードＰＬ２）を受信するために接続され、インバー
タ１３は、インバータ上２の出力を受信するために接続
されている。インバータ１３の出力＋Ｌ２はラッチＬ２
６− ２の出力として動作する。

第４図のスレーブ・ポートは、８つのＭＯＳトランジス
タＴ１７〜Ｔ２４を含み、トランジスタＴ１７〜Ｔ２０
はＰ型であり、トランジスタＩ２１〜Ｉ２４はＮ型であ
る。

スレーブ・ポートのトランジスタＴ１７とＩ２２のゲー
トは、インバータＩ２の出力ＮＬ２を受信し、トランジ
スタＴ１８とＩ２３のゲートは、ラッチＬ１からＬ２に
データをクロックするためにクロック信号Ｂｏを受信す
る。トランジスタＩ２０とＩ２１のゲートは、このクロ
ック信号Ｂｏ’の反転を受信し、トランジスタＴ１９と
Ｉ２４のゲートは、ラッチＬ１のデータ・ポートのノー
ドＮＬ１に接続される。

ラッチＬ２の動作を、ラッチＬ１からＬ２に「１」をラ
ッチする例に関して説明する。この例では、ラッチＬ１
の出力子Ｌ１は高レベルであるから、ラッチＬ１のノー
ドＮＬ１は低レベルである。Ｐ型トランジスタのゲート
はノードＮＬ１に接続されるので、トランジスタＴ１９
がオンになる。ラッチＬ１の出力をラッチＬ２にラッチ
するために、クロックＢｏは高レベル、すなわち能動状
態に設定される。それにより、Ｐ型トランジスタＴ２０
がオンになる。これは、そのゲートはラッチＬ２クロッ
ク信号Ｂｏ’の反転を受信するからである。トランジス
タＴ１９とＩ２０がオンになっティるので、経路はトラ
ンジスタＴ１９〜Ｔ２０を介して電源Ｖ。Ｄからノード
ＰＬ２に作成され、ノードＰＬ２は高電圧レベルに充電
される。したがって、インバータＩ２の出力は低レベル
になり、インバータＩ３の出力＋Ｌ２（すなわち、ラッ
チＬ２の出力）が高レベルになる（ラッチＬ１のデータ
）。

第４図に示すように、トランジスタＴ１７のゲートは、
インバータ１２の出力端に接続される。したがって、イ
ンバータ１２の出力が低レベルであるとき、Ｐ型トラン
ジスタＴ１７がオンになる。

ラッチＬ２でデータを維持するために、クロックＢｏが
オフになる（すなわち、クロックＢｏが低レベルになる
）。クロックＢｏが低レベルになるとき、Ｐ型トランジ
スタＴ１８がオンになる。トランジスタＴ１７とＴｌＢ
がオンになった結果、ノードＰＬ２は高電圧レベルに維
持されるので、ラッチＬ２の出力子Ｌ２は高レベル、す
なわち「１」レベルに維持される。

第５図は、本発明によるラッチ回路の他の実施例である
。この実施例のラッチ回路は、クロック信号を使用する
ことなくＬｌラッチを「０」状態にリセットできる。第
５図に示すＬ１ラッチは、追加Ｐ型トランジスタＴ３０
と追加Ｎ型トランジスタＴ４０を含むことを除き、第２
図に示すＬ１ラッチと同一である。Ｐ型トランジスタＴ
３０は電源Ｖ。０とノードＮＬＩの間に接続されて、そ
のゲートは信号Ｒｏを受信するために接続されている。

Ｎ型トランジスタＴ４０のゲートも信号Ｒ。

を受信するように接続され、このトランジスタは、トラ
ンジスタＴ６と接地ＧＮＤの間に接続される。

前記のように、第５図の実施例により、クロック信号を
使用しないでラッチＬ１が「０」状態に設定できる。特
に、これは、信号Ｒｏを低レベル９ にすることにより実施される。信号Ｒｏが低レベルであ
るとき、Ｎ型トランジスタＴ４０はオフになり、Ｐ型ト
ランジスタＴ３０はオンになる。トランジスタＴ３０が
オンになるので、ノードＮＬ１がＡｉ電圧レベルに充電
され、これによってインバータ１１の出力（すなわち、
ラッチＬ１の出力＋Ｌ）は低レベルすなわちｒＯＪ状態
にリセットされる。したがって、第５図に示す実施例に
より、クロック信号を使用することなく「Ｏ」状態にリ
セットできる。

第６図は、本発明によるラッチ回路の他の実施例を示す
。第６図に示すラッチは、このラッチが設定信号ＳＯに
より設定され、リセット信号Ｒ。

によりリセットされるので、セット・リセット設定優勢
ラッチと呼ばれる。しかし、セット及びリセット信号の
両方が適用されると、ラッチが設定される。第６図のラ
ッチＬ１は、第２図のトランジスタＴ３が２つのＰ型Ｍ
ＯＳトランジスタＴ５０１Ｔ５５と置き換えられたこと
を除き、第２図のラッチと同一である。トランジスタＴ
８はその３０− とき設定信号Ｓｏを受信する。

トランジスタＴ５０のゲートは設定信号Ｓｏを受信して
、トランジスタＴ５５のゲートはリセット信号Ｒｏ“の
反転を受信する。

第６図に示すラッチの動作を説明する。第６図に示すラ
ッチは、設定信号Ｓｏとクロック信号Ｃｏを適用するこ
とにより設定される（すなわち、ラッチの出力は「１」
、すなわち高レベルに設定される）。この点では、第２
図の実施例に関連して記載されるように、第６図に示す
ラッチの設定は、データ信号Ｄｏをラッチする動作と同
様である。詳しくは、セット信号Ｓｏとクロック信号Ｃ
ｏが高レベルになると、トランジスタＴ５ｏがオフにな
り、トランジスタＴ７とＴ８がオンになる。その結果、
トランジスタＴ５ｏは、電圧電源ＶＤＤからノードＮＬ
１への電力をブロックする「ブロッキング・トランジス
タ」として動作する。

さらに、トランジスタＴ７とＴ８が両方ともオンになる
ので、ノードＮＬ１から接地ＧＮＤに放電経路が作成さ
れる。したがって、ＮＬｌの電圧はトランジスタＴ７と
Ｔ８を介して接地に放電されるので、インバータ１１は
「１」すなわち設定状態を出力する。前記のように、ス
キャン・イン・ボートはインバータとして動作し、ノー
ドＰＬ１の電圧を高レベルに維持し、これによって、ノ
ードＮＬ１の電圧を低レベルに維持し、ラッチＬ１の出
力＋Ｌ１はｒｌＪすなわち設定状態にセットする。

リセット・ラッチをリセットする動作は、前記のラッチ
をセットする動作と同様である。ラッチをリセットする
には、能動（高レベル）リセット信号Ｒｏが、能動クロ
ック信号Ｃｏと共にラッチに送られる。以下に記載する
ように、ラッチをリセットするには、セット信号Ｓｏが
低レベルになる必要がある。セット信号が低レベルにな
り、リセットＲｏとクロックＣｏ信号が高レベルになる
と、トランジスタＴ５０．Ｔ５５、Ｔ４がすべてオンに
なる。さらに、トランジスタＴ５とＴ８がオフになる。

したがって、ノードＮＬＩは高電圧レベルに充電される
ので、インバータム１の出力（すなわち、ラッチの出力
）がｒＯＪ状態にリセットされる。

第６図のラッチは、能動セフｌ−Ｓ　ｏ信号と能動リセ
ッ）Ｒｏ倍信号両方がラッチＬ１に与えられると、ラッ
チはリセットされないで、セットされるように、優先的
にセットされる。これは、能動セット信号Ｓｏにより、
トランジスタＴ５０がオフになるので、電圧電源Ｖ。、
とノードＮＬＩの間の経路をブロックする。

第７図は本発明によるラッチ回路の別の実施例を示す。

具体的には、第７図はセット・リセット２重クロック・
ラッチの概略図である。このラッチは、ラッチをセット
したリリセットする個別クロック信号を使用する。第７
図に示すラッチ回路は、データ・ボートのトランジスタ
Ｔ３のゲートがリセット信号Ｒｏ”の反転を受信し、ト
ランジスタＴ８のゲートはセット信号Ｓｏを受信すると
いう点を除き、第２図に示すラッチ回路と構成の点で同
一である。クロック信号Ｃ８とＣＲはそれぞれ、セット
・クロック信号とリセット・クロッ３− り信号に対応する。

この実施例の動作は、まずラッチのセットに関し、次に
ラッチのリセットに■１シて記載される。

ラッチをセットするには（すなわち、「１」状態）、ま
ず高レベルまたは能動セット信号Ｓｏが適用されて、高
レベル・クロック信号Ｃ８が適用される。これは第３図
のデータ信号Ｄｏとクロック信号Ｃｏと同様である。Ｎ
型トランジスタＴ７とＴ８のゲートは、クロック・セッ
ト信号Ｃ８とセット信号ＳＯを受信するので、こうした
トランジスタの両方がオンになるので、ノードＮＬＩか
ら接地ＧＮＤへの放電経路を形成する。その結果、ノー
ドＮＬＩの電圧は低レベルになる。したがって、インバ
ータ１の出力＋Ｌ１は高レベルに、すなわちセット状態
になる。

ラッチをリセットする動作はラッチをセットする動作と
同様である。さらに詳しくは、ラッチをリセットするた
めに、能動すなわち高レベル信号ＲＯが、次に能動クロ
ック・リセット信号ＣＲが適用される。Ｐ型トランジス
タＴ３、Ｔ４のゲー４ トはリセット信号ＲＯ’の反転及びリセット・クロック
信号ＣＲ“の反転を受信するので、これらのトランジス
タは両方ともオンになるので、重圧源ＶＯＯからノード
ＮＬＩへの経路を形成する。その結果、ノードＮＬＩで
の電圧は高レベルになり、インバータ１１の出力は低レ
ベルになる。したがって、ラッチはｒＯＪ状態にリセッ
トされる。

第８図は、第４図のラッチ回路Ｌ２のインバータＩ２と
置換可能なインバータＩ２“を示す。第８図のインバー
タＩ２”はスレーブ・ポートの出力ノードＰＬ２と入力
ＮＬ２の間にデータ・ポートを追加する。第８図に示す
ラッチ回路構成によって、データＤ２はラッチＬ２に直
接入力されることができる。これは、第２データ・ポー
トがインバータのように作用するからである。第２デー
タ・ポートの動作は、第２図のデータ・ポートの動作と
同一であるから説明しない。

第９図は、本発明による２重ボート・ラッチ回路の実施
例を示す。この実施例では、データＤ１またはＤ２をラ
ッチＬ１に適用できる。

第９図に示すように、この実施例によるデータ・ポート
は、１４のトランジスタＴ１〜Ｔ８とＴＩＡ−Ｔ６Ａを
含む。トランジスタＴ１〜Ｔ４とＴＩＡ−Ｔ３ＡはＰ型
で、トランジスタＴ５〜Ｔ８とＴ４Ａ−Ｔ６ＡはＮ型で
ある。

第２図ないし第３図に関連して記載されているように、
クロック信号Ｃ１にデータＤ１を適用し、クロックＣ２
にデータＤ２を適用する動作は、データＤｏをクロック
Ｃ２に適用する動作と同一であるから、この動作は説明
しない。

本発明のいくつかの実施例を記載したが、この発明の他
の実施例は、前記の説明の観点から、論理設計技術の当
業者には明らかであろう。したがって前記の説明は、例
示のみを意図したものであり、これに制限されるもので
はない。

Ｅ０発明の効果 本発明により、高速のＣＭＯＳラッチ回路が実現された
。

【図面の簡単な説明】 第１図は、本発明によるラッチ回路の全体構成図である
。 第２図は、第１図のラッチ回路の回路概略図である。 第３Ａ図ないし第３Ｅ図は、第２図のラッチ回路の動作
を説明するタイミング図である。 第４図は、第２図のラッチ回路のマスタ／スレーブ実施
の概略回路図である。 第５図は、クロック信号を使用しないでラッチをリセッ
トできる本発明によるラッチ回路の実施例の回路図であ
る。 第６図は、本発明によるセット・リセット設定優勢ラッ
チの概略回路図である。 第７図は、本発明の実施例によるセット・リセット２重
クロック・ラッチの概略回路図である。 第８図は、第４図のラッチＬ２のインバータＩ２と置換
できるインバータＩ２“の概略回路図である。 第９図は、本発明による２データ・ラッチの実施例の概
略回路図である。 　３７− ＦＩＧ、９

Claims (1)

1. 【特許請求の範囲】 （１）第１電位端子及び第２電位端子と、 直列に接続されて第１トランジスタ対を形成する、第１
   形式の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジ
   スタと、 直列に接続されて第２トランジスタ対を形成する、第１
   形式の第３ＭＯＳトランジスタ及び第４ＭＯＳトランジ
   スタであって、前記第１トランジスタ及び第２トランジ
   スタ対が第１電位端子と第１ノード間とに互いに並列に
   接続された、前記の第３ＭＯＳトランジスタ及び第４Ｍ
   ＯＳトランジスタと、 直列に接続されて第３トランジスタ対を形成する、第１
   形式とは異なる、第２形式の第５ＭＯＳトランジスタ及
   び第６ＭＯＳトランジスタと、直列に接続されて第４ト
   ランジスタ対を形成する、第２形式の第７ＭＯＳトラン
   ジスタ及び第８ＭＯＳトランジスタであって、前記第３
   トランジスタ及び第４トランジスタ対が第１ノードと第
   ２電位端子間に並列に接続された、前記の第７ＭＯＳト
   ランジスタ及び第８ＭＯＳトランジスタを含み、 前記第１トランジスタ及び第６トランジスタのゲートが
   第１ノードで電圧の反転を受信し、前記第３トランジス
   タ及び第８トランジスタのゲートが第１論理信号を受信
   するよう接続され、前記第２トランジスタ及び第７トラ
   ンジスタのゲートが第１クロック信号を受信するよう接
   続され、前記第４トランジスタ及び第５トランジスタの
   ゲートが第１クロック信号の位相に対抗する位相を持つ
   第２クロック信号を受信するように接続されている、 ラッチ回路。 （２）第１ノードに接続された入力端をもつインバータ
   をさらに含む、請求項（１）に記載のラッチ回路。 （３）論理信号がラッチされるデータ信号である、請求
   項（１）に記載のラッチ回路。 （４）反転論理手段が、 直列に接続されて第５トランジスタ対を形成する、第１
   形式の第９ＭＯＳトランジスタ及び第１ＯＭＯＳトラン
   ジスタと、 直列に接続されて第６トランジスタ対を形成する、第１
   形式の第１１ＭＯＳトランジスタ及び第１２ＭＯＳトラ
   ンジスタであって、前記第５トランジスタ及び第６トラ
   ンジスタ対が第１電位端子と第２ノード間とに互いに並
   列に接続された、前記の第１１ＭＯＳトランジスタ及び
   第１２ＭＯＳトランジスタ、と 直列に接続されて第７トランジスタ対を形成する、第２
   形式の第１３ＭＯＳトランジスタ及び第１４ＭＯＳトラ
   ンジスタと、 直列に接続されて第８トランジスタ対を形成する、第２
   形式の第１５ＭＯＳトランジスタ及び第１６ＭＯＳトラ
   ンジスタであって、トランジスタの前記第７及び第８対
   が第２ノードと第２電位端子との間で並列に接続された
   、前記の第１５ＭＯＳトランジスタ及び第１０ＭＯＳト
   ランジスタを含み、 前記第９トランジスタ及び第１４トランジスタのゲート
   が第１ノードに接続され、前記第１１トランジスタ及び
   第１６トランジスタのゲートが第２論理信号の補信号を
   受信するよう接続されており、前記第１０トランジスタ
   及び第１４トランジスタのゲートが第３クロック信号を
   受信するために接続され、第１２トランジスタ及び第１
   ３トランジスタのゲートが、第３クロック信号の位相に
   対抗する位相をもつ第４クロック信号を受信するように
   接続されている、 請求項（１）に記載のラッチ回路。 （５）第１電位端子と第１ノードとの間に接続された第
   １形式の第９ＭＯＳトランジスタ、第６トランジスタと
   第２電位端子との間に接続された第２形式の第１０トラ
   ンジスタをさらに含み、前記第９トランジスタ及び第１
   ０トランジスタのゲートがラッチ回路をリセットするリ
   セット信号を受信するように接続された、請求項（１）
   に記載のラッチ回路。（６）第１形式の第９、第１０、
   第１１ＭＯＳトランジスタ及び第２形式の第１２、第１
   ３、第１４ＭＯＳトランジスタをさらに含み、前記第９
   トランジスタが前記第１トランジスタ及び第２トランジ
   スタの間に接続され、前記第１０トランジスタ及び第１
   １トランジスタが第１電位端子と第１ノードとの間に直
   接接続されており、第１２トランジスタが前記第５トラ
   ンジスタ及び第６トランジスタの間に接続され、第１３
   トランジスタ及び第１４トランジスタが第１ノードと第
   ２電位端子との間に直列に接続され、第９トランジスタ
   及び第１３トランジスタのゲートが第３クロック信号を
   受信するように接続され、前記第１１トランジスタ及び
   第１２トランジスタのゲートが、第３クロック信号の位
   相に対抗する位相をもつ第４クロック信号を受信するよ
   うに接続された、請求項（１）に記載のラッチ回路。 （７）前記第３トランジスタ及び第４トランジスタの間
   に接続された第１形式の第９ＭＯＳトランジスタをさら
   に含み、前記第９トランジスタのゲートがラッチ回路の
   リセット信号の補信号を受信するように接続され、前記
   第１論理信号はラッチ回路をセットするセット信号であ
   り、ラッチ回路は能動ノードとクロック信号を提供する
   ときにラッチをセットするために動作可能になり、能動
   リセットとクロック信号を適用するときにラッチをリセ
   ットし、能動セット、リセット及びクロック信号を提供
   するときにラッチをセットする、請求項（１）に記載の
   ラッチ回路。 （８）第１電位端子及び第２電位端子と、 直列に接続されて第１トランジスタ対を形成する、第１
   形式の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジ
   スタと、 直列に接続されて第２トランジスタ対を形成する、第１
   形式の第３ＭＯＳトランジスタ及び第４ＭＯＳトランジ
   スタであって、前記第１トランジスタ及び第２トランジ
   スタ対が第１電位端子と第１ノードとの間に互いに並列
   に接続された、前記第３ＭＯＳトランジスタ及び第４Ｍ
   ＯＳトランジスタと、 直列に接続されて第３トランジスタ対を形成する、第１
   形式とは異なる第２形式の第５ＭＯＳトランジスタ及び
   第６ＭＯＳトランジスタと、直列に接続されて第４トラ
   ンジスタ対を形成する、第２形式の第７ＭＯＳトランジ
   スタ及び第８ＭＯＳトランジスタであって、前記第３ト
   ランジスタ及び第４トランジスタ対が第１ノードと第２
   電位端子との間に並列に接続された、前記第７ＭＯＳト
   ランジスタ及び第８ＭＯＳトランジスタと、第１ノード
   で論理電圧を受信し、第１ノードの論理電圧の補信号で
   ある論理電圧を第２ノードで出力する反転論理手段 を含み、 前記第１トランジスタ及び第６トランジスタのゲートが
   第２ノードに接続され、前記第３トランジスタのゲート
   がリセット信号の反転を受信するように接続され、前記
   第８トランジスタのゲートがセット信号を受信するよう
   接続され、前記第２トランジスタ及び第７トランジスタ
   のゲートがセット信号の第１クロック信号を受信するよ
   う接続され、前記第４トランジスタ及び第５トランジス
   タのゲートには第１クロック信号の位相に対抗する位相
   をもつ第２クロック信号が供給される、ラッチ回路。 （９）直列に接続されて第５トランジスタ対を形成する
   、第１形式の第９ＭＯＳトランジスタ及び第１０ＭＯＳ
   トランジスタと、 直列に接続されて第６トランジスタ対を形成する、第１
   形式の第１１ＭＯＳトランジスタ及び第１２ＭＯＳトラ
   ンジスタであって、前記第５トランジスタ及び第６トラ
   ンジスタ対が第１電位端子と第２ノードとの間に互いに
   並列に接続された、前記第１１ＭＯＳトランジスタ及び
   第１２ＭＯＳトランジスタと、 直列に接続されて第７トランジスタ対を形成する、第２
   形式の第１３ＭＯＳトランジスタ及び第１４ＭＯＳトラ
   ンジスタと、 直列に接続されて第８トランジスタ対を形成する、第２
   形式の第１５ＭＯＳトランジスタ及び第１６ＭＯＳトラ
   ンジスタであって、トランジスタの前記第７及び第８対
   が第２ノードと第２電位端子との間で並列に接続された
   、第１５ＭＯＳトランジスタ及び第１６ＭＯＳトランジ
   スタと、第３ノードに接続された入力端をもつインバー
   タ をさらに含み、 前記第９トランジスタと第１４トランジスタのゲートが
   前記インバータの出力を受信するように接続され、前記
   第１１と第１６のゲートが第１ノードに接続され、前記
   第１０トランジスタ及び第１４トランジスタのゲートが
   第３クロック信号を受信するように接続され、第１２ト
   ランジスタ及び第１３トランジスタのゲートが第３クロ
   ック信号の位相に対抗する位相をもつ第４クロック信号
   を受信するよう接続された、 請求項（１）に記載のラッチ回路。 （１０）第１ノードに接続された入力端をもつ第２イン
   バータ、及び第１インバータの出力端に接続された入力
   端をもつ第３インバータをさらに含む、請求項（９）に
   記載のラッチ回路。 （１１）直列に接続されて第５トランジスタ対を形成す
   る、第１形式の第９ＭＯＳトランジスタ及び第１０ＭＯ
   Ｓトランジスタと、 直列に接続されて第６トランジスタ対を形成する、第１
   形式の第１１ＭＯＳトランジスタ及び第１２ＭＯＳトラ
   ンジスタであって、前記第５トランジスタ及び第６トラ
   ンジスタ対が第１電位端子と第２ノードとの間に互いに
   並列に接続された、さらに、 直列に接続されて第７トランジスタ対を形成する、第２
   形式の第１３ＭＯＳトランジスタ及び第１４ＭＯＳトラ
   ンジスタと、 直列に接続されて第８トランジスタ対を形成する、第２
   形式の第１５ＭＯＳトランジスタ及び第１６ＭＯＳトラ
   ンジスタであって、トランジスタの前記第７及び第８対
   が第２ノードと第２電位端子との間で並列に接続された
   、前記第１５ＭＯＳトランジスタ及び第１６ＭＯＳトラ
   ンジスタと、第３ノードで論理電圧を受信し、第３ノー
   ドの論理電圧の反転である論理電圧を第４ノードで出力
   するための第２反転論理手段と、 第４ノードに接続された入力端をもつインバータ をさらに含み、 第４ノードに接続された前記第９トランジスタ及び第１
   ４トランジスタのゲートが第４ノードに接続され、前記
   第１１トランジスタ及び第１６トランジスタのゲートが
   第１ノードに接続され、前記第１０トランジスタ及び第
   １５トランジスタのゲートが第３クロック信号を受信す
   るよう接続され、第１２トランジスタ及び第１３トラン
   ジスタのゲートが第３クロック信号の位相に対抗する位
   相をもつ第４クロック信号を受信するよう接続された、
   請求項（１）に記載のラッチ回路。 （１２）前記第２反転論理手段が、 直列に接続されて第９トランジスタ対を形成する、第１
   形式の第１７ＭＯＳトランジスタ及び第１８ＭＯＳトラ
   ンジスタと、 直列に接続されて第１０トランジスタ対を形成する、第
   １形式の第１９ＭＯＳトランジスタ及び第２０ＭＯＳト
   ランジスタであって、前記第９トランジスタ及び第１０
   トランジスタ対が第１電位端子と第４ノードとの間に互
   いに並列になるように接続された前記第１９ＭＯＳトラ
   ンジスタ及び第２０ＭＯＳトランジスタと、 直列に接続されて第１１トランジスタ対を形成する、第
   ２形式の第２１ＭＯＳトランジスタ及び第２２ＭＯＳト
   ランジスタと、 直列に接続されて第２０トランジスタ対を形成する、第
   ２形式の第２３ＭＯＳトランジスタ及び第２４ＭＯＳト
   ランジスタであって、前記第１１トランジスタ及び第１
   ２トランジスタ対が第４電位端子と第２電位端子との間
   に並列に接続された、前記第２３ＭＯＳトランジスタ及
   び第２４ＭＯＳトランジスタ を含み、 前記第１７トランジスタ及び第２２トランジスタのゲー
   トが第３ノードに接続され、前記第１９トランジスタ及
   び第２４トランジスタのゲートが第２論理信号を受信す
   るように接続され、前記第１８トランジスタ及び第２３
   トランジスタのゲートが第５クロック信号を受信するよ
   うに接続され、前記第２０トランジスタ及び第２１トラ
   ンジスタのゲートが第５クロック信号の位相に対抗する
   位相をもつ第６クロック信号を受信するように接続され
   た、 請求項（１１）に記載のラッチ回路。