RU205280U1 - Делитель частоты - Google Patents

Делитель частоты Download PDF

Info

Publication number
RU205280U1
RU205280U1 RU2021101320U RU2021101320U RU205280U1 RU 205280 U1 RU205280 U1 RU 205280U1 RU 2021101320 U RU2021101320 U RU 2021101320U RU 2021101320 U RU2021101320 U RU 2021101320U RU 205280 U1 RU205280 U1 RU 205280U1
Authority
RU
Russia
Prior art keywords
mos
gates
mos transistors
region
structures
Prior art date
Application number
RU2021101320U
Other languages
English (en)
Inventor
Сергей Михайлович Игнатьев
Original Assignee
Публичное акционерное общество "Микрон" (ПАО "Микрон")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Публичное акционерное общество "Микрон" (ПАО "Микрон") filed Critical Публичное акционерное общество "Микрон" (ПАО "Микрон")
Priority to RU2021101320U priority Critical patent/RU205280U1/ru
Application granted granted Critical
Publication of RU205280U1 publication Critical patent/RU205280U1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

Полезная модель относится к интегральным микросхемам импульсных устройств на комплементарных транзисторах структуры металл-окисел-полупроводник (КМОП), отличающимся высокой плотность упаковки. Ее технический результат, заключающийся в уменьшении площади, занимаемой делителем частоты на поверхности кристалла, достигается за счет изменения электрических связей, давшего возможность объединить р- и n-канальные МОП-транзисторы 1р, … 9р и 1n, … 9n в двух парах близко расположенных областей 12, 13 и 14, 15 р- и n-МОП-структур, пересеченных общими полосками затворов. В предложенном конструктивном выполнении устройства это позволило снизить площадь разделяющих МОП-структуры областей изоляции и реализовать электрические связи полосок затворов и большинство связей областей истоков-стоков МОП-транзисторов простым совмещением без применения контактов и соединительных проводников. 2 з.п. ф-лы, 6 ил.

Description

Полезная модель относится к интегральным микросхемам импульсных устройств на комплементарных транзисторах структуры металл-окисел-полупроводник (КМОП), отличающимся высокой плотность упаковки.
Известны делители частоты, выполненные на минимальном количестве КМОП-транзисторов, см., например, патент США №3493785, НПК 307-279, МПК Н03К 3/26, опубликованный 3 февраля 1970 г. [1]. Это устройство содержит всего восемь пар КМОП-транзисторов, структуры которых в интегральном исполнении занимают минимальную площадь на поверхности кристалла, однако все электрические связи в нем выполнены с использованием соединительных проводников, требующих дополнительной площади.
Этот недостаток устранен в делителе частоты, описанном в патенте США №3873852 НПК 307/220R, МПК Н03К 21/00, опубликованном 25 марта 1975 г. [2]. По технической сущности данное устройство наиболее близко заявляемой полезной модели.
Устройство содержит десять пар МОП-транзисторов с индуцированными каналами р и n типов проводимости, истоки первых, вторых, пятых, восьмых, девятых и десятых из которых соединены соответственно с шинами положительного и отрицательного полюсов напряжения питания. Стоки первых МОП-транзисторов обоих типов соединены с затворами второго, десятого р-МОП- и третьего, шестого n-МОП-транзисторов, а их затворы соединены со стоками третьих и четвертых МОП-транзисторов обоих типов, истоки которых соответственно подключены к стокам вторых и пятых МОП-транзисторов аналогичных типов. Стоки шестых и седьмых МОП-транзисторов обоих типов соединены с инверсным выходом устройства и с затворами четвертых и девятых МОП-транзисторов обоих типов, стоки последних из которых соединены с затворами седьмых МОП-транзисторов обоих типов и являются прямым выходом устройства. Истоки шестых и седьмых МОП-транзисторов обоих типов соответственно подключены к стокам десятых и восьмых МОП-транзисторов аналогичных типов. Затворы третьего, шестого р-МОП- и пятого, восьмого n-МОП-транзисторов соединены с инверсным входом устройства, затвор пятого, восьмого р-МОП- и второго, десятого n-МОП-транзисторов подключены к прямому входу устройства.
Схема данного устройства содержит 10 узлов внутренних электрических связей, при этом в ее конструктивном исполнении 8 узлов выполнены посредством совмещения электрически связанных стоков-истоков МОП-транзисторов без использования занимающих существенную площадь контактов и соединительных проводников.
Технический результат полезной модели заключается в уменьшении площади, занимаемой делителем частоты на поверхности кристалла.
Технический результат достигается тем, что в делителе частоты, содержащем девять МОП-транзисторов с индуцированным каналом р типа проводимости, истоки первого, второго, пятого, восьмого и девятого из которых соединены с шиной положительного полюса напряжения питания, девять МОП-транзисторов с индуцированным каналом n типа проводимости, истоки первого, второго, пятого, восьмого и девятого из которых соединены с шиной отрицательного полюса напряжения питания, стоки первых МОП-транзисторов обоих типов подключены к затвору второго р-МОП-транзистора, а их затворы соединены со стоками третьих и четвертых МОП-транзисторов обоих типов, истоки которых соответственно подключены к стокам вторых и пятых МОП-транзисторов аналогичных типов, стоки шестых и седьмых МОП-транзисторов обоих типов соединены с затворами девятых МОП-транзисторов обоих типов и являются инверсным выходом устройства, истоки седьмых МОП-транзисторов обоих типов подключены к стокам восьмых МОП-транзисторов аналогичных типов, стоки девятых МОП-транзисторов обоих типов соединены и являются прямым выходом устройства, затворы третьего и шестого р-МОП-транзисторов соединены с инверсным входом устройства, внесены отличия, заключающиеся в том, что затвор второго n-МОП-транзистора и истоки шестых МОП-транзисторов обоих типов соединены со стоками первых МОП-транзисторов, затворы третьего, шестого n-МОП-транзисторов и четвертого, седьмого р-МОП-транзисторов подключены к прямому входу устройства, а затворы четвертого и седьмого n-МОП-транзисторов соединены с его инверсным входом, затворы пятых и восьмых МОП-транзисторов обоих типов соединены с прямым выходом устройства.
Указанное выполнение устройства позволяет уплотнить упаковку физических структур КМОП-транзисторов.
Отличительными признаками полезной модели являются электрические связи в схеме делителя частоты и его конструктивное решение в интегральном исполнении.
Полезная модель поясняется чертежами, на фиг. 1 и 2 которых соответственно изображены принципиальная и функциональная электрические схемы делителя частоты, на Фиг. 3 - временная диаграмма работы устройства, на Фиг. 4 приведена схема его конструктивного выполнения, а на фиг. 5 - пример объединенной конструкции двух последовательно соединенных делителей частоты соответственно функциональной электрической схеме на фиг. 6.
Делитель частоты, содержит девять МОП-транзисторов 1р, … 9р с индуцированным каналом р типа проводимости, истоки первого, второго, пятого, восьмого и девятого из которых 1р, 2р, 5р, 8р и 9р соединены с шиной +VCC положительного полюса напряжения питания и девять МОП-транзисторов 1n, … 9n с индуцированным каналом n типа проводимости, истоки первого, второго, пятого, восьмого и девятого из которых 1n, 2n, 5n, 8n и 9n соединены с шиной -VCC отрицательного полюса напряжения питания. Стоки первых МОП-транзисторов 1р и 1n соединены с затворами вторых МОП-транзисторов 2р, 2n и с истоками шестых МОП-транзисторов 6р, 6n, а их затворы соединены со стоками третьих и четвертых МОП-транзисторов 3р, 4р и 3n, 4n, истоки которых соответственно подключены к стокам вторых и пятых МОП-транзисторов 2р, 5р и 2n, 5n аналогичных типов. Стоки шестых и седьмых МОП-транзисторов 6р, 7р и 6n, 7n соединены с инверсным выходом
Figure 00000001
устройства и с затворами девятых МОП-транзисторов 9р, 9n, стоки которых соединены с затворами пятых, восьмых МОП-транзисторов 5р, 8р, 5n, 8n и являются прямым выходом Q устройства. Истоки седьмых МОП-транзисторов 7р, 7n соответственно подключены к стокам восьмых МОП-транзисторов 8р, 8n. Затворы третьего, шестого р-МОП- и четвертого, седьмого n-МОП-транзисторов 3р, 6р и 4n, 7n соединены с инверсным входом
Figure 00000002
устройства, а затворы четвертого, седьмого р-МОП- и третьего, шестого n-МОП-транзисторов 4р, 7р и 3n, 6n подключены к его прямому входу С.
Работу устройства поясняет эквивалентная функциональная электрическая схема Фиг. 2.
Р- и n-МОП-транзисторы 1р, … 5р и 1n, … 5n составляют D-триггер 10, синхронизированный по низкому уровню входного сигнала С, а р- и n-МОП-транзисторы 6р, … 9р и 6n, … 9n - D-триггер 11, синхронизированный по высокому уровню С. Выход триггера 10 подключен к инвертирующему информационному входу D триггера 11, прямой выход которого соединен с информационным входом D-триггера 10. D-триггер 11 имеет еще и инверсный выход.
При наличии напряжений низкого логического уровня на выводе С и высокого - на выводе
Figure 00000003
D-триггер 10 находится в режиме приема, а D-триггер 11 - в режиме хранения логического состояния.
МОП-транзисторы 4р, 4n D-триггера 10 имеют открытые каналы, позволяющие входным МОП-транзисторам 5р и 5n устанавливать на узле затворов МОП-транзисторов 1р и 1n инверсный по отношению к входному логический уровень. При этом логическое состояние, формируемое на своих стоках образующими инвертор МОП-транзисторами 1р и 1n, не может распространяться на узел затворов МОП-транзисторов 1р, 1n и влиять на состояние D-триггера 11, так как каналы МОП-транзисторов 3р, 3n, 6р, 6n закрыты.
D-триггер 11 хранит свое состояние, благодаря тому, что открытые каналы МОП-транзисторов 7р и 7n замыкают кольцевую цепь из двух последовательных инверторов на МОП-транзисторах 8р, 8n и 9р, 9n.
После переключения уровней логических напряжений на выводах С и
Figure 00000003
на противоположные D-триггер 10 запоминает принятое до переключения состояние, а D-триггер 11 включается на прием и встает в противоположное относительно D-триггера 10 состояние.
Через открытые каналы МОП-транзисторов 6р и 6n напряжение стоков МОП-транзисторов 1р и 1n передается на узел затворов образующих инвертор МОП-трензисторов 9р и 9n, напряжение на стоках которых не может влиять на состояние D-триггера 10 из-за отсутствия открытых каналов у МОП-транзисторов 4р и 4n.
В D-триггере 10 открытые каналы МОП-транзисторов 3р и 3n включают в работу инвертор на МОП-транзисторах 2р и 2n, который вместе с инвертором на МОП-транзисторах 1р и 1n замыкают кольцевую цепь, сохраняющую принятое в предшествующем режиме логическое состояние D-триггера 10.
После следующего снижения логического уровня на выводе С и повышения - на выводе
Figure 00000003
, D-триггер 11 фиксирует свое состояние, а D-триггер 10 переходит в режим приема и меняет свое состояние на противоположное, так как до этого момента состояние D-триггера 11 было ему инверсным, а на информационный вход D триггера 10 поступает сигнал с прямого выхода D-триггера 11.
Для пояснения работы устройства на Фиг. 3 показаны эпюры изменяющихся во времени напряжений на выводе С и на прямых выходах D-триггеров 10 и 11, соответственно обозначенные как С, D10 и Q. На этом чертеже показано четыре полных цикла переключения сигнала С, начинающегося с момента повышения его уровня. Из чертежа Фиг. 3 видно, что логический уровень напряжения выходного сигнала Q делителя частоты, снимаемого с прямого выхода D-триггера 11, переключается в противоположный в начале каждого цикла переключений сигнала С и за время выполнения двух таких циклов происходит полный цикл переключений сигнала Q.
Делитель частоты конструктивно выполнен в виде первой и второй смежных продольными сторонами областей 12 и 13 МОП-структур р типа и параллельных им также смежных первой и второй областей 14 и 15 МОП-структур n типа, причем первые р- и n-МОП области 12 и 14 примыкают друг к другу. Поперек всех четырех областей 12, … 15, проходят восемь полосок затворов, разделяющих их на области стоков-истоков МОП-транзисторов соответствующих типов. С первой по пятую полоски затворов в порядке возрастания номеров пересекают первую область 12 р-МОП-структур, соответственно образуя области каналов с первого по пятый р-МОП-транзисторов 1р, … 5р, а с третьей по шестую - вторую область 13, образуя области каналов с шестого по девятый р-МОП-транзисторов 6р, … 9р. Вторая, седьмая, восьмая, пятая и шестая полоски затворов в названном порядке пересекают первую область 14 n-МОП-структур, образуя области каналов со второго по пятый и девятого n-МОП-транзисторов 2n, … 5n и 9n, а первая, седьмая, восьмая и пятая полоски затворов - вторую область 15, образуя области каналов первого и с шестого по восьмой n-МОП-транзисторов 1n и 6n, … 8n. Первая полоска затворов электрически связана с областями стоков между третьей, четвертой и седьмой, восьмой полосками затворов в первых областях 12 и 14 р- и n-МОП-структур соответственно. Вторая полоска затворов электрически связана с крайними областями стоков в первой и второй областях 12 и 13 р-МОП-структур, отделенными соответственно первой и третьей полосками затворов, и с областью истока-стока между первой и седьмой полосками затворов во второй области 15 n-МОП-структур. Третья и восьмая полоски затворов электрически связаны с инверсным входом
Figure 00000003
устройства, а четвертая и седьмая - с его прямым входом С. Пятая полоска затворов электрически связана с прямым выходом устройства Q и с крайними областями стоков в первой и второй областях 14 и 13 соответственно n- и р-МОП-структур, отделенными шестой полоской затворов, которая имеет электрическую связь с инверсным выходом
Figure 00000004
устройства и с областями стоков между третьей, четвертой и седьмой, восьмой полосками затворов во вторых областях 13 и 15 р- и n-МОП-структур соответственно. В первой области 12 р-МОП-структур области истоков между первой и второй полосками затворов и крайняя, отделенная пятой полоской затворов, а также область истоков между пятой и шестой полосками затворов во второй области 13 р-МОП-структур электрически связаны с шиной +VCC положительного полюса напряжения питания. В первой области 14 n-МОП-структур крайняя область истока, отделенная второй полоской затворов и область истоков между пятой и шестой полосками затворов, а также крайние области, отделенные первой и пятой полосками затворов, во второй области 15 n-МОП-структур электрически связаны с шиной -VCC отрицательного полюса напряжения питания.
Предлагаемое конструктивное выполнение устройства повышает плотность размещения МОП-транзисторов за счет их сосредоточения в двух парах близко прилегающих друг к другу продольными сторонами МОП-структурных областей 12, 13 и 14, 15. Области, разделяющие однотипные МОП-структуры могут быть существенно уже области, разделяющей МОП-структуры разных типов проводимости. В объединенных областях МОП-структур электрические связи стоков и истоков МОП-транзисторов выполнены посредством их совмещения, при этом совмещенные стоки-истоки транзисторов 2р - 3р, 4р - 5р, 7р - 8р и 2n - 3n, 4n - 5n, 7n - 8n не имеют контактов и, поэтому, могут быть сжаты в продольном направлении до размера, равного минимальному расстоянию между полосками затворов.
Конструкция делителя частоты также обеспечивает высокую плотность размещения устройств при их объединении в последовательные цепи с целью преумножения коэффициента деления. Это поясняет Фиг. 5. При последовательном объединении делителей частоты у каждого из них, кроме последнего, прямой и инверсный выходы Q и
Figure 00000005
соединяют с прямым и инверсным входами С и
Figure 00000003
следующего, как показано на Фиг. 6.
Из чертежа Фиг. 5 должно быть видно, что третья и восьмая образующие МОП-транзисторы 3р, 6р и 4n, 7n полоски затворов каждого последующего делителя частоты являются продолжением шестой образующей МОП-транзисторы 9р и 9n полоски затворов предыдущего. Пятая образующая МОП-транзисторы 5р, 8р и 5n, 8n полоска затворов каждого предыдущего делителя частоты соединяет четвертую и седьмую образующие МОП-транзисторы 4р, 7р и 3n, 6n полоски затворов последующего.
Высокая плотность при объединении делителей частоты достигается благодаря возможности выполнения соединений входов С и
Figure 00000003
с выходами Q и
Figure 00000005
в одном слое с полосками затворов без использования дополнительных контактов и проводников.
Таким образом, делитель частоты, выполняя свои функции в полном объеме, занимает на поверхности кристалла минимальную площадь, особенно в составе многоступенчатых делительных устройств за счет уплотнения МОП-транзисторных структур и минимизации количества связей, выполняемых с помощью контактов к полоскам затворов и к областям стоков-истоков и соединяющих их проводников.

Claims (1)

  1. Делитель частоты, содержащий девять МОП-транзисторов с индуцированным каналом р-типа проводимости, истоки первого, второго, пятого, восьмого и девятого из которых соединены с шиной положительного полюса напряжения питания, девять МОП-транзисторов с индуцированным каналом п-типа проводимости, истоки первого, второго, пятого, восьмого и девятого из которых соединены с шиной отрицательного полюса напряжения питания, стоки первых МОП-транзисторов обоих типов подключены к затвору второго р-МОП-транзистора, а их затворы соединены со стоками третьих и четвертых МОП-транзисторов обоих типов, истоки которых соответственно подключены к стокам вторых и пятых МОП-транзисторов аналогичных типов, стоки шестых и седьмых МОП-транзисторов обоих типов соединены с затворами девятых МОП-транзисторов обоих типов и являются инверсным выходом устройства, истоки седьмых МОП-транзисторов обоих типов подключены к стокам восьмых МОП-транзисторов аналогичных типов, стоки девятых МОП-транзисторов обоих типов соединены и являются прямым выходом устройства, затворы третьего и шестого р-МОП-транзисторов соединены с инверсным входом устройства, отличающийся тем, что затвор второго n-МОП-транзистора и истоки шестых МОП-транзисторов обоих типов соединены со стоками первых МОП-транзисторов, затворы третьего, шестого n-МОП-транзисторов и четвертого, седьмого р-МОП-транзисторов подключены к прямому входу устройства, а затворы четвертого и седьмого n-МОП-транзисторов соединены с его инверсным входом, затворы пятых и восьмых МОП-транзисторов обоих типов соединены с прямым выходом устройства, конструктивно он выполнен в виде первой и второй смежных продольными сторонами областей МОП-структур р-типа и параллельных им также смежных первой и второй областей МОП-структур n-типа, причем первые р- и n-МОП-области примыкают друг к другу, поперек всех четырех областей МОП-структур, разделяя их на области стоков-истоков соответствующих типов, проходят восемь полосок затворов, с первой по пятую из которых, по порядку пересекая первую область р-МОП-структур, образуют области каналов соответственно с первого по пятый р-МОП-транзисторов, третья, четвертая, пятая и шестая полоски затворов, по порядку пересекая вторую область р-МОП-структур, образуют области каналов соответственно с шестого по девятый р-МОП-транзисторов, вторая, седьмая, восьмая, пятая и шестая полоски затворов, в перечисленном порядке пересекая первую область n-МОП-структур, образуют области каналов соответственно со второго по пятый и девятого n-МОП-транзисторов, первая, седьмая, восьмая и пятая полоски затворов, в перечисленном порядке пересекая вторую область n-МОП-структур, образуют области каналов соответственно первого и с шестого по восьмой n-МОП-транзисторов, первая полоска затворов электрически связана с областями стоков, расположенными в первой области р-МОП-структур между третьей и четвертой полосками затворов и в первой области n-МОП-структур между седьмой и восьмой полосками затворов, вторая полоска затворов электрически связана с областью стока, расположенной на краю первой области р-МОП структур со стороны первой полоски затворов, с крайней областью истока во второй области р-МОП структур со стороны третьей полоски затворов и с областью стока-истока, расположенной между первой и седьмой полосками затворов во второй области n-МОП-структур, пары из третьей, восьмой и четвертой, седьмой полосок затворов подключены к инверсному и прямому входами устройства соответственно, пятая полоска затворов электрически связана с крайними со стороны шестой полоски затворов областями стоков соответственно во второй и первой областях р- и n-МОП-структур и с прямым выходом устройства, а шестая полоска затворов электрически связана с его инверсным выходом, а также с областями стоков, расположенными во второй области р-МОП-структур между третьей и четвертой полосками затворов и во второй области n-МОП-структур между седьмой и восьмой полосками затворов, крайняя со стороны пятой полоски затворов область истока и области истоков, расположенные между первой и второй полосками затворов, в первой области р-МОП-структур, а также области истоков, расположенные между пятой и шестой полосками затворов во второй области р-МОП-структур, подключены к шине положительного полюса напряжения питания, крайняя со стороны второй полоски затворов область истока и области истоков, расположенные между пятой и шестой полосками затворов, в первой области n-МОП-структур, а также крайние области истоков во второй области n-МОП-структур подключены к шине отрицательного полюса напряжения питания.
RU2021101320U 2021-01-22 2021-01-22 Делитель частоты RU205280U1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2021101320U RU205280U1 (ru) 2021-01-22 2021-01-22 Делитель частоты

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2021101320U RU205280U1 (ru) 2021-01-22 2021-01-22 Делитель частоты

Publications (1)

Publication Number Publication Date
RU205280U1 true RU205280U1 (ru) 2021-07-07

Family

ID=76820354

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2021101320U RU205280U1 (ru) 2021-01-22 2021-01-22 Делитель частоты

Country Status (1)

Country Link
RU (1) RU205280U1 (ru)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3493785A (en) * 1966-03-24 1970-02-03 Rca Corp Bistable circuits
SU362550A3 (ru) * 1968-11-11 1972-12-13
US3873852A (en) * 1973-11-12 1975-03-25 Motorola Inc Binary frequency divider circuit
US4988896A (en) * 1989-07-31 1991-01-29 International Business Machines Corporation High speed CMOS latch without pass-gates
WO2005093954A1 (en) * 2004-03-29 2005-10-06 Koninklijke Philips Electronics N.V. Device comprising a frequency divider
RU2006118376A (ru) * 2005-06-10 2007-12-20 АТМЕЛ Джермани ГмбХ (DE) Схема делителя частоты и ее применение

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3493785A (en) * 1966-03-24 1970-02-03 Rca Corp Bistable circuits
SU362550A3 (ru) * 1968-11-11 1972-12-13
US3873852A (en) * 1973-11-12 1975-03-25 Motorola Inc Binary frequency divider circuit
US4988896A (en) * 1989-07-31 1991-01-29 International Business Machines Corporation High speed CMOS latch without pass-gates
WO2005093954A1 (en) * 2004-03-29 2005-10-06 Koninklijke Philips Electronics N.V. Device comprising a frequency divider
RU2006118376A (ru) * 2005-06-10 2007-12-20 АТМЕЛ Джермани ГмбХ (DE) Схема делителя частоты и ее применение

Similar Documents

Publication Publication Date Title
CN101268616B (zh) 单阈值和单导电类型逻辑
US20070261015A1 (en) Logic circuit and method of logic circuit design
US3493785A (en) Bistable circuits
JPS60500794A (ja) ５個のトランジスタを含むｃｍｏｓラッチ・セルおよび該セルを用いたスタティック・フリップフロップ
US20050280442A1 (en) Semiconductor integrated circuit
US4472821A (en) Dynamic shift register utilizing CMOS dual gate transistors
RU205280U1 (ru) Делитель частоты
US3641366A (en) Multiphase field effect transistor driver multiplexing circuit
JPS6310612B2 (ru)
US6700425B1 (en) Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
US3928773A (en) Logical circuit with field effect transistors
US4068137A (en) Binary frequency divider
RU2679186C1 (ru) Преобразователь уровня напряжения
US6801057B2 (en) Silicon-on-insulator dynamic logic
US9768782B2 (en) Electronic circuits
US20110260754A1 (en) Semiconductor integrated circuit device
RU214892U1 (ru) Логический элемент исключающее 2или / равнозначность 2
WO1998029949A1 (en) Single-phase domino time borrowing logic with clocks at first and last stages and latch at last stage
RU207051U1 (ru) Устройство для контроля параллельного двоичного кода на чётность
RU2632567C1 (ru) Преобразователь уровня напряжения
EP0233734B1 (en) Clock signal generating circuit
RU218370U1 (ru) Двухвходовый логический элемент контроля на чётность
RU2275737C1 (ru) Многофункциональный логический элемент на кмдп транзисторах
RU2546302C1 (ru) Логический вентиль
CN107579725B (zh) 半周期延时电路