JP3878236B2 - フリップフロップ制御器 - Google Patents
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Description
【発明の属する技術分野】
本発明はフリップフロップ制御器に係り、特にテストベクトルの発生が容易であり欠陥カバレージ(Fault coverage)を高めることができるフリップフロップ制御器に関する。
【0002】
【従来の技術】
一般的な論理回路のテストは機能テストと欠陥テストがある。
最近、半導体技術が高度に発達するにしたがってICはさらに高集積化する傾向にある。チップサイズ(ゲート及びトランジスタの個数)が小さい場合には機能テストだけで欠陥カバレージを充分に高めることができた。即ち、IC内の不良素子を充分に検出することができた。しかしながら高集積化されたICは機能テストのためのテストベクトルだけではこれ以上の製作エラーをろくに検出することができない。
【0003】
一方、ICの製造過程でのテスト時間は直ちにICの生産費用と直結される。したがって、いかに少ないテストベクトルの量で希望する欠陥カバレージが得られるかの問題は大変重要である。このような問題を解決するために最近多く用られている方法はフルスキャン(Full scan)及び部分スキャン(Partial scan)方法である。この時、フルスキャン方法は良好な欠陥カバレージを提供する代わりに全ての貯蔵要素に回路が追加されるのでチップ面積が大きくなる短所がある。一方、部分スキャン方法は一部貯蔵要素にのみ回路が追加されるのでフルスキャンに比べチップ面積を縮められるが、良好な欠陥カバレージを提供することはできない。この時、フルスキャンまたは部分スキャンのための貯蔵要素などは一般的に2経路、即ち、機能データ経路とスキャンデータ経路を持つように設計される。
【0004】
図1は従来のスキャンテスト機能を持つフリップフロップを説明するための回路図である。
図1において、図面符号1は入力選択部を示し、2はフリップフロップ示す。
Sは制御信号を、Dinはデータ入力信号を、Sinはスキャンテスト用入力信号を、Doutはデータ出力信号を、CKはクロック信号を、CKはインバートされたクロック信号をそれぞれ示す。
【0005】
入力選択部1は制御信号Sにより伝送可否がお互いに反対に決定される伝送ゲートT1,T2とインバータ11で構成され、制御信号Sにより入力信号DinとSinのうちいずれか一つを選ぶ。
【0006】
フリップフロップ2は2段で構成された一般的な2位相静的フリップフロップ(2phase static flip-flop)でマスタラッチ(master latch)部3及びスレーブラッチ(slave latch)部4で構成される。この時、各ラッチ部3、4は二つの伝送ゲート(T3,T4)(T5,T6)と、二つのインバータ(I2、I3)(I4、I5)で構成される。
【0007】
動作を見ると、制御信号S=”1”(”1”はディジタル的な意味のハイレベル)である場合選択部1からDinのみ選択され、反面S=”0”(”0”はディジタル的な意味のローレベル)である場合、入力選択部1からSinのみ選択され、この時フリップフロップ2は入力選択部1から選択されたデータをクロック信号(CK)に同期してDoutへ出力する。
【0008】
図2は従来のフルスキャン方法を説明するための図面であり、図1に示されたものと同一なフリップフロップを直列連結し構成される。
【0009】
スキャンテスト機能を持つフリップフロップ(F1,F2,F3,F4)は同一なクロック信号CKと制御信号Sを入力とし前段のフリップフロップのDoutは次の段のSinへ入力される。
【0010】
大部分のフリップフロップ入力信号Din及びSinはクロック信号CKが機能モードとスキャンテストモードとを問わずいつもイネーブルされている。
【0011】
また、各フリップフロップに印加されるクロック信号CKは制御しにくいばかりでなく、機能モードとスキャンテストモードとにそれぞれ独立的に制御することが難しい。
【0012】
【発明の解決しようとする課題】
本発明は前述した従来の問題点を解決するために案出されたものであり、テストベクトルの発生が容易であり、少量のテストベクトルで希望する欠陥カバレージ(Fault coverage)を得ることができ、不必要なクロック信号をディスエーブルさせ電力消費を減らすことができるフリップフロップ制御器を提供するにその目的がある。
【0013】
【課題を解決するための手段】
前記の目的を達成するために本発明によるフリップフロップ制御器は、クロックイネーブル信号に応答し第1クロック信号をイネーブルまたはディスエーブルさせることにより第2クロック信号を発生するクロック制御手段と、前記クロック制御手段は、スキャンテストモード設定信号をインバーティングする第1インバータ、リセット信号をインバーティングする第2インバータ、前記第1及び第2インバータの出力信号を負論理積演算する第1論理ゲート、前記第1論理ゲートの出力信号をインバーティングさせることによりモード選択信号を出力する第3インバータ、前記スキャンテストモード設定信号が第1論理状態の時機能モードクロックイネーブル信号を伝送する第1伝送ゲート、前記スキャンテストモード設定信号が第2論理状態の時スキャンモードクロックイネーブル信号を伝送する第2伝送ゲート、前記第1クロック信号が第3論理状態の時前記第1及び第2伝送ゲートの出力信号を伝送する第3伝送ゲート、前記第3伝送ゲート手段の出力信号をインバーティングする第4インバータ、前記第4インバータの出力信号をインバーティングする第5インバータ、前記第1クロック信号が第4論理状態の時前記第5インバータの出力信号を前記第4インバータに伝送する第4伝送ゲート、前記スキャンテストモード設定信号が第5論理状態の時第2インバータの出力信号を伝送する第5伝送ゲート、前記スキャンテストモード設定信号が第6論理状態の時スキャンテストモードリセット信号を伝送する第6伝送ゲート、前記第5及び第6伝送ゲートの出力信号をインバーティングする第6インバータを備え、前記第2クロック信号に同期されモード選択信号に応答し機能モード信号またはスキャンテストモード信号を選択的にラッチする少なくとも一つ以上のフリップフロップとを具備することを特徴とする。
【0015】
また、前記フリップフロップはモード選択信号をインバーティングする第7インバータと、前記第7インバータの出力信号が第7論理状態である時前記機能モード信号を伝送する第7伝送ゲートと、前記スキャンテストモード信号とリセット信号を入力受け負論理和演算する第3論理ゲートと、前記モード選択信号が第8論理状態の時前記第3論理ゲートの出力信号を伝送する第8伝送ゲートと、前記第2クロック信号が第9論理状態の時前記第7及び第8伝送ゲートの出力信号を伝送する第9伝送ゲートと、前記第9伝送ゲートの出力信号をインバーティングする第8インバータと、前記第8インバータの出力信号をインバーティングする第9インバータと、前記第2クロック信号が第10論理状態の時前記第9インバータの出力信号を伝送する第10伝送ゲートと、前記第2クロック信号が第9論理状態の時前記第8インバータの出力信号を伝送する第11伝送ゲートと、前記第11伝送ゲートの出力信号をインバーティングする第10インバータと、前記第2クロック信号が第10論理状態の時前記第10インバータの出力信号をインバーティングする第11インバータ、及び前記第2クロック信号が第9論理状態の時前記第11インバータの出力信号を前記第10インバータに伝送する第12伝送ゲートを具備することを特徴とする。
【0016】
【発明の実施の形態】
本発明によるフリップフロップ制御器の実施例を説明するために図3及び図4を参照すれば次のようである。
【0017】
構成を見ると、図3に示されたフリップフロップ制御器はフリップフロップ制御部10及び複数個のフリップフロップF31,F32,F33,...,Fnで構成されている。
【0018】
図3及び図4において、CLKはシステムクロック信号を、Sはモード選択信号を、ENはシステムクロック信号のイネーブル可否を決定するためのクロックイネーブル信号を、INはデータ入力信号をそれぞれ示す。
【0019】
先に、フリップフロップ制御部10はS信号をそのままバッファリングし出力して、クロックイネーブル信号ENがハイレベルである時だけシステムクロック信号CLKをイネーブルさせクロック信号CENへ出力する。したがって、IN信号は前記クロックイネーブル信号ENがハイレベルである時だけイネーブルされる。
【0020】
フリップフロップF31,F32,F33,...,Fnはクロック信号CENに同期されモード選択信号Sにより機能モードまたはスキャンモードで動作を遂行するようになる。即ち、機能モードの時はDinが、スキャンモードの時外部から入力されるSinがそれぞれ選択入力される。
【0021】
図5に示された本発明による一実施例のフリップフロップ制御器はフリップフロップ制御部50及び複数個のフリップフロップ等F51,F52,F53,...,Fnで構成されている。この時、smsはスキャンモード設定信号を、resetは同期リセット信号を、fmenは機能モードのクロックイネーブル信号を、CLKはシステムクロック信号を、smenはスキャンモード(scan mode)のクロックイネーブル信号を、smresetはスキャンモードのリセット信号をそれぞれ示す。また、sはモード選択信号を、CKはフリップフロップ制御部50から出力されるクロック信号を、rstはリセット信号をそれぞれ示す。
【0022】
図6は図5のフリップフロップ制御部50を詳細に説明するための詳細回路図を示したものである。
【0023】
フリップフロップ制御部50はインバータI61,I62,...,I67,論理ゲートG1,G2及び伝送ゲートT61,T62,...,T66で構成されている。
【0024】
具体的に見ると、NAND論理ゲートG1はインバータI61を通じてインバーティングされたsms信号と、インバータI62を通じてインバーティングされたリセット信号を負論理積演算する。この時、インバータI63はNAND論理ゲートG1の出力信号をインバーティングしモード端子を通じてモード選択信号で出力する。
【0025】
伝送ゲートT61,T62,...,T66は二つの伝送制御信号(正入力及び負入力)により信号伝送をする。即ち、正入力にハイレベル(ディジタル的な意味の”1”)と負入力にローレベル(ディジタル的な意味の”0”)が入力される場合信号伝送を行うようになる(その反対で構成することもできる)。伝送ゲートT61はsms信号を負入力とし、インバータI61を通じてインバーティングされたsms信号を正入力としfmen信号を伝送する。即ち、sms信号がローレベルの場合fmen信号を伝送するようになる。伝送ゲートT62は前述した伝送ゲートT61と反対に伝送制御信号を入力されsmen信号を伝送する。即ち、sms信号によりfmenまたはsmen信号が選択されラッチ部60に入力される。この時、ラッチ部60は図1に示されたように二つの伝送ゲートT63,T64と二つのインバータI65,I66で構成されCLKに同期される。ラッチ部60によりラッチされた信号とCLK信号はAND論理ゲートを通じて論理積演算され、演算された信号は図5のフリップフロップF51,F52,F53,...,F5nのクロック信号CKへ入力される。また、伝送ゲートT65はsms信号を負入力とし、インバータI61のインバーティングされたsms信号を正入力としインバータI62を通じてインバーティングされたreset信号を伝送する。伝送ゲートT66は前述した伝送ゲートT65と反対に伝送制御信号を入力されsmreset信号を伝送する。この時、インバータI67は伝送ゲートT65、T66の出力信号をインバーティングし図5のフリップフロップF51,F52,F53,...,Fnのリセット信号resetへ出力させる。この時、fmen信号はローレベルで、sms信号はハイレベルで、reset信号はハイレベルで、smen信号はローレベルで、smreset信号はローレベルでそれぞれアクティブ化される。
【0026】
図7は図5に示された複数個のフリップフロップF51,F52,F53,...,Fnのうちいずれか一つについての詳細回路図を示したものであり、インバータI71、I72、I73、I74、I75、I76とNORゲートG3と伝送ゲートT71、T72、T73、T74、T75、T76で構成され、Sin信号とrst信号を負論理和演算するNORゲートを除いて図1と同一である。
【0027】
図5乃至図7を参照し全体の動作を見ると、
先に、技能モード動作を見ると、sms=”0”及びreset=”0”であれば、モード選択信号はs=”1”を持つ。この時、fmen信号は無関係である。
【0028】
fmen=”1”である時、CK信号はディスエーブルされる。したがって、フリップフロップF51,F52,F53,...,FnはDin信号をラッチすることができない。
【0029】
一方、fmen=”0”である時、CK信号はCLK信号のバッファリングされた信号となる。したがって、Din信号は複数個のフリップフロップF51,F52,F53,...,Fnでラッチされる。この時、reset=”1”及びfmen=”0”を印加すればrst信号は”1”の値を持つ。この時、rst信号は”1”の値を持つことになるとSin信号がディスエーブルされる。
【0030】
次に、スキャンモード動作を見るとsms=”1”、reset=”0”、smen=”0”及びsmreset=”1”の条件が満足されたらスキャンモードで動作する。sms=”1”となるとモード選択信号sは”0”となり、伝送ゲートT62はsmen信号を通過させる。続いて、インバータI65を通じてインバーティングされたsmen信号とCLK信号はANDゲート(G2)により論理積演算されCK信号へ出力される。sms=”1”である時モード選択信号s=”0”となりスキャンモードで動作し、Sin信号がイネーブルされる。ここで、smreset=”0”となると伝送ゲートT66を通じてrst信号が”1”となるので、Sin信号と関係なくNORゲートG3の出力が”0”となる。したがって、スキャンモード動作がリセットされる。
【0031】
図8は同期リセット機能を遂行する本発明によるフリップフロップ制御器の他の実施例を示したもので、同期リセット信号は図5のフリップフロップ制御部50のreset信号端子に印加されインバーティングされた同期リセット信号はfmen信号端子に印加される。
【0032】
図9は図8の動作を説明するための動作波形図である。
【0033】
図10はfmen信号にグリッチが発生した場合の動作波形図である。この時、fmen信号にグリッチが含まれても図6の伝送ゲートT63、T64とインバータI64、I65及び論理ゲートG2とで構成されるラッチによりグリッチによる誤動作を防止する。
【0034】
【発明の効果】
前述したように本発明はフリップフロップ前端にクロック信号及びテスト関連制御信号を制御する回路を追加し欠陥カバレージを高めることができ、テストベクトルの発生が容易であり、少量のテストベクトルで希望する欠陥カバレージを高めることができる。また、フリップフロップに印加される不必要なクロック信号をディスエーブルさせ電力消費を減らすことができる。
【図面の簡単な説明】
【図1】 従来のスキャンテスト機能を持つフリップフロップを説明するための回路図である。
【図2】 従来のフルスキャン方法を説明するための図面である。
【図3】 本発明によるフリップフロップ制御器の構成を説明するための概略図である。
【図4】 図3の動作を説明するための動作波形図である。
【図5】 本発明によるフリップフロップ制御器の一実施例を説明するためのブロック図である。
【図6】 図5のフリップフロップ制御部50を詳細に説明するための詳細回路図である。
【図7】 図5の複数個のフリップフロップのうちいずれか一つについての詳細回路図である。
【図8】 同期リセット機能を遂行する本発明によるフリップフロップ制御器の他の実施例を説明するための図面である。
【図9】 図8のフリップフロップ制御器の動作を説明するための動作波形図である。
【図10】 図5のfmen信号にグリッチが発生した場合の動作波形図である。
【符号の説明】
10 フリップフロップ制御部、F31,F32,F33,...,Fn フリップフロップ、50 フリップフロップ制御部
Claims (3)
- クロックイネーブル信号に応答し第1クロック信号をイネーブルまたはディスエーブルさせることにより第2クロック信号を発生するクロック制御手段と、
前記クロック制御手段は、スキャンテストモード設定信号をインバーティングする第1インバータ、
リセット信号をインバーティングする第2インバータ、
前記第1及び第2インバータの出力信号を負論理積演算する第1論理ゲート、
前記第1論理ゲートの出力信号をインバーティングさせることによりモード選択信号を出力する第3インバータ、
前記スキャンテストモード設定信号が第1論理状態の時機能モードクロックイネーブル信号を伝送する第1伝送ゲート、
前記スキャンテストモード設定信号が第2論理状態の時スキャンモードクロックイネーブル信号を伝送する第2伝送ゲート、
前記第1クロック信号が第3論理状態の時前記第1及び第2伝送ゲートの出力信号を伝送する第3伝送ゲート、
前記第3伝送ゲート手段の出力信号をインバーティングする第4インバータ、
前記第4インバータの出力信号をインバーティングする第5インバータ、
前記第1クロック信号が第4論理状態の時前記第5インバータの出力信号を前記第4インバータに伝送する第4伝送ゲート、
前記スキャンテストモード設定信号が第5論理状態の時第2インバータの出力信号を伝送する第5伝送ゲート、
前記スキャンテストモード設定信号が第6論理状態の時スキャンテストモードリセット信号を伝送する第6伝送ゲート、
前記第5及び第6伝送ゲートの出力信号をインバーティングする第6インバータを備え、
前記第2クロック信号に同期されモード選択信号に応答し機能モード信号またはスキャンテストモード信号を選択的にラッチする少なくとも一つ以上のフリップフロップとを具備することを特徴とするフリップフロップ制御器。 - 前記フリップフロップは、
モード選択信号をインバーティングする第7インバータ、
前記第7インバータの出力信号が第7論理状態の時前記機能モード信号を伝送する第7伝送ゲート、
前記スキャンテストモード信号とスキャンモードのリセット信号を入力され負論理和演算する第3論理ゲート、
前記モード選択信号が第8論理状態の時前記第3論理ゲートの出力信号を伝送する第8伝送ゲート、
前記第2クロック信号が第9論理状態の時前記第7及び第8伝送ゲートの出力信号を伝送する第9伝送ゲート、
前記第9伝送ゲートの出力信号をインバーティングする第8インバータ、
前記第8インバータの出力信号をインバーティングする第9インバータ、
前記第2クロック信号が第10論理状態の時前記第9インバータの出力信号を伝送する第10伝送ゲート、
前記第2クロック信号が第9論理状態の時前記第8インバータの出力信号を伝送する第11伝送ゲート、
前記第11伝送ゲートの出力信号をインバーティングする第10インバータ、
前記第2クロック信号が第10論理状態の時前記第10インバータの出力信号をインバーティングする第11インバータ、及び
前記第2クロック信号が第9論理状態の時前記第11インバータの出力信号を前記第10インバータに伝送する第12伝送ゲートを具備することを特徴とする請求項1記載のフリップフロップ制御器。 - 前記制御クロック制御手段がフリップフロップ印可される不必要なクロック信号をディスエーブルさせる制御クロック制御手段であることを特徴とする請求項1記載のフリップフロップ制御器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950001573A KR0147619B1 (ko) | 1995-01-27 | 1995-01-27 | 플립플롭 제어기 |
KR1995-P-001573 | 1995-01-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08262115A JPH08262115A (ja) | 1996-10-11 |
JP3878236B2 true JP3878236B2 (ja) | 2007-02-07 |
Family
ID=19407408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00994596A Expired - Fee Related JP3878236B2 (ja) | 1995-01-27 | 1996-01-24 | フリップフロップ制御器 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5721740A (ja) |
JP (1) | JP3878236B2 (ja) |
KR (1) | KR0147619B1 (ja) |
CN (1) | CN1112767C (ja) |
DE (1) | DE19602517B4 (ja) |
SG (1) | SG40814A1 (ja) |
TW (1) | TW288231B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1995
- 1995-01-27 KR KR1019950001573A patent/KR0147619B1/ko not_active IP Right Cessation
-
1996
- 1996-01-09 SG SG1996000115A patent/SG40814A1/en unknown
- 1996-01-10 TW TW085100262A patent/TW288231B/zh not_active IP Right Cessation
- 1996-01-23 US US08/590,302 patent/US5721740A/en not_active Expired - Lifetime
- 1996-01-24 JP JP00994596A patent/JP3878236B2/ja not_active Expired - Fee Related
- 1996-01-25 DE DE19602517A patent/DE19602517B4/de not_active Expired - Fee Related
- 1996-01-26 CN CN96100473A patent/CN1112767C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR0147619B1 (ko) | 1998-12-01 |
CN1137199A (zh) | 1996-12-04 |
KR960029808A (ko) | 1996-08-17 |
CN1112767C (zh) | 2003-06-25 |
DE19602517A1 (de) | 1996-08-01 |
US5721740A (en) | 1998-02-24 |
TW288231B (ja) | 1996-10-11 |
SG40814A1 (en) | 1997-06-14 |
JPH08262115A (ja) | 1996-10-11 |
DE19602517B4 (de) | 2005-03-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041217 |
|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050617 |
|
A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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