JP3878236B2 - フリップフロップ制御器 - Google Patents
フリップフロップ制御器 Download PDFInfo
- Publication number
- JP3878236B2 JP3878236B2 JP00994596A JP994596A JP3878236B2 JP 3878236 B2 JP3878236 B2 JP 3878236B2 JP 00994596 A JP00994596 A JP 00994596A JP 994596 A JP994596 A JP 994596A JP 3878236 B2 JP3878236 B2 JP 3878236B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverter
- clock
- flip
- transmission gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はフリップフロップ制御器に係り、特にテストベクトルの発生が容易であり欠陥カバレージ(Fault coverage)を高めることができるフリップフロップ制御器に関する。
【０００２】
【従来の技術】
一般的な論理回路のテストは機能テストと欠陥テストがある。
最近、半導体技術が高度に発達するにしたがってＩＣはさらに高集積化する傾向にある。チップサイズ（ゲート及びトランジスタの個数）が小さい場合には機能テストだけで欠陥カバレージを充分に高めることができた。即ち、ＩＣ内の不良素子を充分に検出することができた。しかしながら高集積化されたＩＣは機能テストのためのテストベクトルだけではこれ以上の製作エラーをろくに検出することができない。
【０００３】
一方、ＩＣの製造過程でのテスト時間は直ちにＩＣの生産費用と直結される。したがって、いかに少ないテストベクトルの量で希望する欠陥カバレージが得られるかの問題は大変重要である。このような問題を解決するために最近多く用られている方法はフルスキャン(Full scan)及び部分スキャン(Partial scan)方法である。この時、フルスキャン方法は良好な欠陥カバレージを提供する代わりに全ての貯蔵要素に回路が追加されるのでチップ面積が大きくなる短所がある。一方、部分スキャン方法は一部貯蔵要素にのみ回路が追加されるのでフルスキャンに比べチップ面積を縮められるが、良好な欠陥カバレージを提供することはできない。この時、フルスキャンまたは部分スキャンのための貯蔵要素などは一般的に２経路、即ち、機能データ経路とスキャンデータ経路を持つように設計される。
【０００４】
図１は従来のスキャンテスト機能を持つフリップフロップを説明するための回路図である。
図１において、図面符号１は入力選択部を示し、２はフリップフロップ示す。
Ｓは制御信号を、Ｄｉｎはデータ入力信号を、Ｓｉｎはスキャンテスト用入力信号を、Ｄｏｕｔはデータ出力信号を、ＣＫはクロック信号を、ＣＫはインバートされたクロック信号をそれぞれ示す。
【０００５】
入力選択部１は制御信号Ｓにより伝送可否がお互いに反対に決定される伝送ゲートＴ１，Ｔ２とインバータ１１で構成され、制御信号Ｓにより入力信号ＤｉｎとＳｉｎのうちいずれか一つを選ぶ。
【０００６】
フリップフロップ２は２段で構成された一般的な２位相静的フリップフロップ(2phase static flip-flop)でマスタラッチ(master latch)部３及びスレーブラッチ(slave latch)部４で構成される。この時、各ラッチ部３、４は二つの伝送ゲート（Ｔ３，Ｔ４）（Ｔ５，Ｔ６）と、二つのインバータ（Ｉ２、Ｉ３）（Ｉ４、Ｉ５）で構成される。
【０００７】
動作を見ると、制御信号Ｓ＝”１”（”１”はディジタル的な意味のハイレベル）である場合選択部１からＤｉｎのみ選択され、反面Ｓ＝”０”（”０”はディジタル的な意味のローレベル）である場合、入力選択部１からＳｉｎのみ選択され、この時フリップフロップ２は入力選択部１から選択されたデータをクロック信号（ＣＫ）に同期してＤｏｕｔへ出力する。
【０００８】
図２は従来のフルスキャン方法を説明するための図面であり、図１に示されたものと同一なフリップフロップを直列連結し構成される。
【０００９】
スキャンテスト機能を持つフリップフロップ（Ｆ１，Ｆ２，Ｆ３，Ｆ４）は同一なクロック信号ＣＫと制御信号Ｓを入力とし前段のフリップフロップのＤｏｕｔは次の段のＳｉｎへ入力される。
【００１０】
大部分のフリップフロップ入力信号Ｄｉｎ及びＳｉｎはクロック信号ＣＫが機能モードとスキャンテストモードとを問わずいつもイネーブルされている。
【００１１】
また、各フリップフロップに印加されるクロック信号ＣＫは制御しにくいばかりでなく、機能モードとスキャンテストモードとにそれぞれ独立的に制御することが難しい。
【００１２】
【発明の解決しようとする課題】
本発明は前述した従来の問題点を解決するために案出されたものであり、テストベクトルの発生が容易であり、少量のテストベクトルで希望する欠陥カバレージ（Ｆａｕｌｔ ｃｏｖｅｒａｇｅ）を得ることができ、不必要なクロック信号をディスエーブルさせ電力消費を減らすことができるフリップフロップ制御器を提供するにその目的がある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために本発明によるフリップフロップ制御器は、クロックイネーブル信号に応答し第１クロック信号をイネーブルまたはディスエーブルさせることにより第２クロック信号を発生するクロック制御手段と、前記クロック制御手段は、スキャンテストモード設定信号をインバーティングする第１インバータ、リセット信号をインバーティングする第２インバータ、前記第１及び第２インバータの出力信号を負論理積演算する第１論理ゲート、前記第１論理ゲートの出力信号をインバーティングさせることによりモード選択信号を出力する第３インバータ、前記スキャンテストモード設定信号が第１論理状態の時機能モードクロックイネーブル信号を伝送する第１伝送ゲート、前記スキャンテストモード設定信号が第２論理状態の時スキャンモードクロックイネーブル信号を伝送する第２伝送ゲート、前記第１クロック信号が第３論理状態の時前記第１及び第２伝送ゲートの出力信号を伝送する第３伝送ゲート、前記第３伝送ゲート手段の出力信号をインバーティングする第４インバータ、前記第４インバータの出力信号をインバーティングする第５インバータ、前記第１クロック信号が第４論理状態の時前記第５インバータの出力信号を前記第４インバータに伝送する第４伝送ゲート、前記スキャンテストモード設定信号が第５論理状態の時第２インバータの出力信号を伝送する第５伝送ゲート、前記スキャンテストモード設定信号が第６論理状態の時スキャンテストモードリセット信号を伝送する第６伝送ゲート、前記第５及び第６伝送ゲートの出力信号をインバーティングする第６インバータを備え、前記第２クロック信号に同期されモード選択信号に応答し機能モード信号またはスキャンテストモード信号を選択的にラッチする少なくとも一つ以上のフリップフロップとを具備することを特徴とする。
【００１５】
また、前記フリップフロップはモード選択信号をインバーティングする第７インバータと、前記第７インバータの出力信号が第７論理状態である時前記機能モード信号を伝送する第７伝送ゲートと、前記スキャンテストモード信号とリセット信号を入力受け負論理和演算する第３論理ゲートと、前記モード選択信号が第８論理状態の時前記第３論理ゲートの出力信号を伝送する第８伝送ゲートと、前記第２クロック信号が第９論理状態の時前記第７及び第８伝送ゲートの出力信号を伝送する第９伝送ゲートと、前記第９伝送ゲートの出力信号をインバーティングする第８インバータと、前記第８インバータの出力信号をインバーティングする第９インバータと、前記第２クロック信号が第１０論理状態の時前記第９インバータの出力信号を伝送する第１０伝送ゲートと、前記第２クロック信号が第９論理状態の時前記第８インバータの出力信号を伝送する第１１伝送ゲートと、前記第１１伝送ゲートの出力信号をインバーティングする第１０インバータと、前記第２クロック信号が第１０論理状態の時前記第１０インバータの出力信号をインバーティングする第１１インバータ、及び前記第２クロック信号が第９論理状態の時前記第１１インバータの出力信号を前記第１０インバータに伝送する第１２伝送ゲートを具備することを特徴とする。
【００１６】
【発明の実施の形態】
本発明によるフリップフロップ制御器の実施例を説明するために図３及び図４を参照すれば次のようである。
【００１７】
構成を見ると、図３に示されたフリップフロップ制御器はフリップフロップ制御部１０及び複数個のフリップフロップＦ３１，Ｆ３２，Ｆ３３，．．．，Ｆｎで構成されている。
【００１８】
図３及び図４において、ＣＬＫはシステムクロック信号を、Ｓはモード選択信号を、ＥＮはシステムクロック信号のイネーブル可否を決定するためのクロックイネーブル信号を、ＩＮはデータ入力信号をそれぞれ示す。
【００１９】
先に、フリップフロップ制御部１０はＳ信号をそのままバッファリングし出力して、クロックイネーブル信号ＥＮがハイレベルである時だけシステムクロック信号ＣＬＫをイネーブルさせクロック信号ＣＥＮへ出力する。したがって、ＩＮ信号は前記クロックイネーブル信号ＥＮがハイレベルである時だけイネーブルされる。
【００２０】
フリップフロップＦ３１，Ｆ３２，Ｆ３３，．．．，Ｆｎはクロック信号ＣＥＮに同期されモード選択信号Ｓにより機能モードまたはスキャンモードで動作を遂行するようになる。即ち、機能モードの時はＤｉｎが、スキャンモードの時外部から入力されるＳｉｎがそれぞれ選択入力される。
【００２１】
図５に示された本発明による一実施例のフリップフロップ制御器はフリップフロップ制御部５０及び複数個のフリップフロップ等Ｆ５１，Ｆ５２，Ｆ５３，．．．，Ｆｎで構成されている。この時、ｓｍｓはスキャンモード設定信号を、ｒｅｓｅｔは同期リセット信号を、ｆｍｅｎは機能モードのクロックイネーブル信号を、ＣＬＫはシステムクロック信号を、ｓｍｅｎはスキャンモード(scan mode)のクロックイネーブル信号を、ｓｍｒｅｓｅｔはスキャンモードのリセット信号をそれぞれ示す。また、ｓはモード選択信号を、ＣＫはフリップフロップ制御部５０から出力されるクロック信号を、ｒｓｔはリセット信号をそれぞれ示す。
【００２２】
図６は図５のフリップフロップ制御部５０を詳細に説明するための詳細回路図を示したものである。
【００２３】
フリップフロップ制御部５０はインバータＩ６１，Ｉ６２，．．．，Ｉ６７，論理ゲートＧ１，Ｇ２及び伝送ゲートＴ６１，Ｔ６２，．．．，Ｔ６６で構成されている。
【００２４】
具体的に見ると、ＮＡＮＤ論理ゲートＧ１はインバータＩ６１を通じてインバーティングされたｓｍｓ信号と、インバータＩ６２を通じてインバーティングされたリセット信号を負論理積演算する。この時、インバータＩ６３はＮＡＮＤ論理ゲートＧ１の出力信号をインバーティングしモード端子を通じてモード選択信号で出力する。
【００２５】
伝送ゲートＴ６１，Ｔ６２，．．．，Ｔ６６は二つの伝送制御信号（正入力及び負入力）により信号伝送をする。即ち、正入力にハイレベル（ディジタル的な意味の”１”）と負入力にローレベル（ディジタル的な意味の”０”）が入力される場合信号伝送を行うようになる（その反対で構成することもできる）。伝送ゲートＴ６１はｓｍｓ信号を負入力とし、インバータＩ６１を通じてインバーティングされたｓｍｓ信号を正入力としｆｍｅｎ信号を伝送する。即ち、ｓｍｓ信号がローレベルの場合ｆｍｅｎ信号を伝送するようになる。伝送ゲートＴ６２は前述した伝送ゲートＴ６１と反対に伝送制御信号を入力されｓｍｅｎ信号を伝送する。即ち、ｓｍｓ信号によりｆｍｅｎまたはｓｍｅｎ信号が選択されラッチ部６０に入力される。この時、ラッチ部６０は図１に示されたように二つの伝送ゲートＴ６３，Ｔ６４と二つのインバータＩ６５，Ｉ６６で構成されＣＬＫに同期される。ラッチ部６０によりラッチされた信号とＣＬＫ信号はＡＮＤ論理ゲートを通じて論理積演算され、演算された信号は図５のフリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，Ｆ５ｎのクロック信号ＣＫへ入力される。また、伝送ゲートＴ６５はｓｍｓ信号を負入力とし、インバータＩ６１のインバーティングされたｓｍｓ信号を正入力としインバータＩ６２を通じてインバーティングされたｒｅｓｅｔ信号を伝送する。伝送ゲートＴ６６は前述した伝送ゲートＴ６５と反対に伝送制御信号を入力されｓｍｒｅｓｅｔ信号を伝送する。この時、インバータＩ６７は伝送ゲートＴ６５、Ｔ６６の出力信号をインバーティングし図５のフリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，Ｆｎのリセット信号ｒｅｓｅｔへ出力させる。この時、ｆｍｅｎ信号はローレベルで、ｓｍｓ信号はハイレベルで、ｒｅｓｅｔ信号はハイレベルで、ｓｍｅｎ信号はローレベルで、ｓｍｒｅｓｅｔ信号はローレベルでそれぞれアクティブ化される。
【００２６】
図７は図５に示された複数個のフリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，Ｆｎのうちいずれか一つについての詳細回路図を示したものであり、インバータＩ７１、Ｉ７２、Ｉ７３、Ｉ７４、Ｉ７５、Ｉ７６とＮＯＲゲートＧ３と伝送ゲートＴ７１、Ｔ７２、Ｔ７３、Ｔ７４、Ｔ７５、Ｔ７６で構成され、Ｓｉｎ信号とｒｓｔ信号を負論理和演算するＮＯＲゲートを除いて図１と同一である。
【００２７】
図５乃至図７を参照し全体の動作を見ると、
先に、技能モード動作を見ると、ｓｍｓ＝”０”及びｒｅｓｅｔ＝”０”であれば、モード選択信号はｓ＝”１”を持つ。この時、ｆｍｅｎ信号は無関係である。
【００２８】
ｆｍｅｎ＝”１”である時、ＣＫ信号はディスエーブルされる。したがって、フリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，ＦｎはＤｉｎ信号をラッチすることができない。
【００２９】
一方、ｆｍｅｎ＝”０”である時、ＣＫ信号はＣＬＫ信号のバッファリングされた信号となる。したがって、Ｄｉｎ信号は複数個のフリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，Ｆｎでラッチされる。この時、ｒｅｓｅｔ＝”１”及びｆｍｅｎ＝”０”を印加すればｒｓｔ信号は”１”の値を持つ。この時、ｒｓｔ信号は”１”の値を持つことになるとＳｉｎ信号がディスエーブルされる。
【００３０】
次に、スキャンモード動作を見るとｓｍｓ＝”１”、ｒｅｓｅｔ＝”０”、ｓｍｅｎ＝”０”及びｓｍｒｅｓｅｔ＝”１”の条件が満足されたらスキャンモードで動作する。ｓｍｓ＝”１”となるとモード選択信号ｓは”０”となり、伝送ゲートＴ６２はｓｍｅｎ信号を通過させる。続いて、インバータＩ６５を通じてインバーティングされたｓｍｅｎ信号とＣＬＫ信号はＡＮＤゲート（Ｇ２）により論理積演算されＣＫ信号へ出力される。ｓｍｓ＝”１”である時モード選択信号ｓ＝”０”となりスキャンモードで動作し、Ｓｉｎ信号がイネーブルされる。ここで、ｓｍｒｅｓｅｔ＝”０”となると伝送ゲートＴ６６を通じてｒｓｔ信号が”１”となるので、Ｓｉｎ信号と関係なくＮＯＲゲートＧ３の出力が”０”となる。したがって、スキャンモード動作がリセットされる。
【００３１】
図８は同期リセット機能を遂行する本発明によるフリップフロップ制御器の他の実施例を示したもので、同期リセット信号は図５のフリップフロップ制御部５０のｒｅｓｅｔ信号端子に印加されインバーティングされた同期リセット信号はｆｍｅｎ信号端子に印加される。
【００３２】
図９は図８の動作を説明するための動作波形図である。
【００３３】
図１０はｆｍｅｎ信号にグリッチが発生した場合の動作波形図である。この時、ｆｍｅｎ信号にグリッチが含まれても図６の伝送ゲートＴ６３、Ｔ６４とインバータＩ６４、Ｉ６５及び論理ゲートＧ２とで構成されるラッチによりグリッチによる誤動作を防止する。
【００３４】
【発明の効果】
前述したように本発明はフリップフロップ前端にクロック信号及びテスト関連制御信号を制御する回路を追加し欠陥カバレージを高めることができ、テストベクトルの発生が容易であり、少量のテストベクトルで希望する欠陥カバレージを高めることができる。また、フリップフロップに印加される不必要なクロック信号をディスエーブルさせ電力消費を減らすことができる。
【図面の簡単な説明】
【図１】 従来のスキャンテスト機能を持つフリップフロップを説明するための回路図である。
【図２】 従来のフルスキャン方法を説明するための図面である。
【図３】 本発明によるフリップフロップ制御器の構成を説明するための概略図である。
【図４】 図３の動作を説明するための動作波形図である。
【図５】 本発明によるフリップフロップ制御器の一実施例を説明するためのブロック図である。
【図６】 図５のフリップフロップ制御部５０を詳細に説明するための詳細回路図である。
【図７】 図５の複数個のフリップフロップのうちいずれか一つについての詳細回路図である。
【図８】 同期リセット機能を遂行する本発明によるフリップフロップ制御器の他の実施例を説明するための図面である。
【図９】 図８のフリップフロップ制御器の動作を説明するための動作波形図である。
【図１０】 図５のｆｍｅｎ信号にグリッチが発生した場合の動作波形図である。
【符号の説明】
１０ フリップフロップ制御部、Ｆ３１，Ｆ３２，Ｆ３３，．．．，Ｆｎ フリップフロップ、５０ フリップフロップ制御部
【発明の属する技術分野】
本発明はフリップフロップ制御器に係り、特にテストベクトルの発生が容易であり欠陥カバレージ(Fault coverage)を高めることができるフリップフロップ制御器に関する。
【０００２】
【従来の技術】
一般的な論理回路のテストは機能テストと欠陥テストがある。
最近、半導体技術が高度に発達するにしたがってＩＣはさらに高集積化する傾向にある。チップサイズ（ゲート及びトランジスタの個数）が小さい場合には機能テストだけで欠陥カバレージを充分に高めることができた。即ち、ＩＣ内の不良素子を充分に検出することができた。しかしながら高集積化されたＩＣは機能テストのためのテストベクトルだけではこれ以上の製作エラーをろくに検出することができない。
【０００３】
一方、ＩＣの製造過程でのテスト時間は直ちにＩＣの生産費用と直結される。したがって、いかに少ないテストベクトルの量で希望する欠陥カバレージが得られるかの問題は大変重要である。このような問題を解決するために最近多く用られている方法はフルスキャン(Full scan)及び部分スキャン(Partial scan)方法である。この時、フルスキャン方法は良好な欠陥カバレージを提供する代わりに全ての貯蔵要素に回路が追加されるのでチップ面積が大きくなる短所がある。一方、部分スキャン方法は一部貯蔵要素にのみ回路が追加されるのでフルスキャンに比べチップ面積を縮められるが、良好な欠陥カバレージを提供することはできない。この時、フルスキャンまたは部分スキャンのための貯蔵要素などは一般的に２経路、即ち、機能データ経路とスキャンデータ経路を持つように設計される。
【０００４】
図１は従来のスキャンテスト機能を持つフリップフロップを説明するための回路図である。
図１において、図面符号１は入力選択部を示し、２はフリップフロップ示す。
Ｓは制御信号を、Ｄｉｎはデータ入力信号を、Ｓｉｎはスキャンテスト用入力信号を、Ｄｏｕｔはデータ出力信号を、ＣＫはクロック信号を、ＣＫはインバートされたクロック信号をそれぞれ示す。
【０００５】
入力選択部１は制御信号Ｓにより伝送可否がお互いに反対に決定される伝送ゲートＴ１，Ｔ２とインバータ１１で構成され、制御信号Ｓにより入力信号ＤｉｎとＳｉｎのうちいずれか一つを選ぶ。
【０００６】
フリップフロップ２は２段で構成された一般的な２位相静的フリップフロップ(2phase static flip-flop)でマスタラッチ(master latch)部３及びスレーブラッチ(slave latch)部４で構成される。この時、各ラッチ部３、４は二つの伝送ゲート（Ｔ３，Ｔ４）（Ｔ５，Ｔ６）と、二つのインバータ（Ｉ２、Ｉ３）（Ｉ４、Ｉ５）で構成される。
【０００７】
動作を見ると、制御信号Ｓ＝”１”（”１”はディジタル的な意味のハイレベル）である場合選択部１からＤｉｎのみ選択され、反面Ｓ＝”０”（”０”はディジタル的な意味のローレベル）である場合、入力選択部１からＳｉｎのみ選択され、この時フリップフロップ２は入力選択部１から選択されたデータをクロック信号（ＣＫ）に同期してＤｏｕｔへ出力する。
【０００８】
図２は従来のフルスキャン方法を説明するための図面であり、図１に示されたものと同一なフリップフロップを直列連結し構成される。
【０００９】
スキャンテスト機能を持つフリップフロップ（Ｆ１，Ｆ２，Ｆ３，Ｆ４）は同一なクロック信号ＣＫと制御信号Ｓを入力とし前段のフリップフロップのＤｏｕｔは次の段のＳｉｎへ入力される。
【００１０】
大部分のフリップフロップ入力信号Ｄｉｎ及びＳｉｎはクロック信号ＣＫが機能モードとスキャンテストモードとを問わずいつもイネーブルされている。
【００１１】
また、各フリップフロップに印加されるクロック信号ＣＫは制御しにくいばかりでなく、機能モードとスキャンテストモードとにそれぞれ独立的に制御することが難しい。
【００１２】
【発明の解決しようとする課題】
本発明は前述した従来の問題点を解決するために案出されたものであり、テストベクトルの発生が容易であり、少量のテストベクトルで希望する欠陥カバレージ（Ｆａｕｌｔ ｃｏｖｅｒａｇｅ）を得ることができ、不必要なクロック信号をディスエーブルさせ電力消費を減らすことができるフリップフロップ制御器を提供するにその目的がある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために本発明によるフリップフロップ制御器は、クロックイネーブル信号に応答し第１クロック信号をイネーブルまたはディスエーブルさせることにより第２クロック信号を発生するクロック制御手段と、前記クロック制御手段は、スキャンテストモード設定信号をインバーティングする第１インバータ、リセット信号をインバーティングする第２インバータ、前記第１及び第２インバータの出力信号を負論理積演算する第１論理ゲート、前記第１論理ゲートの出力信号をインバーティングさせることによりモード選択信号を出力する第３インバータ、前記スキャンテストモード設定信号が第１論理状態の時機能モードクロックイネーブル信号を伝送する第１伝送ゲート、前記スキャンテストモード設定信号が第２論理状態の時スキャンモードクロックイネーブル信号を伝送する第２伝送ゲート、前記第１クロック信号が第３論理状態の時前記第１及び第２伝送ゲートの出力信号を伝送する第３伝送ゲート、前記第３伝送ゲート手段の出力信号をインバーティングする第４インバータ、前記第４インバータの出力信号をインバーティングする第５インバータ、前記第１クロック信号が第４論理状態の時前記第５インバータの出力信号を前記第４インバータに伝送する第４伝送ゲート、前記スキャンテストモード設定信号が第５論理状態の時第２インバータの出力信号を伝送する第５伝送ゲート、前記スキャンテストモード設定信号が第６論理状態の時スキャンテストモードリセット信号を伝送する第６伝送ゲート、前記第５及び第６伝送ゲートの出力信号をインバーティングする第６インバータを備え、前記第２クロック信号に同期されモード選択信号に応答し機能モード信号またはスキャンテストモード信号を選択的にラッチする少なくとも一つ以上のフリップフロップとを具備することを特徴とする。
【００１５】
また、前記フリップフロップはモード選択信号をインバーティングする第７インバータと、前記第７インバータの出力信号が第７論理状態である時前記機能モード信号を伝送する第７伝送ゲートと、前記スキャンテストモード信号とリセット信号を入力受け負論理和演算する第３論理ゲートと、前記モード選択信号が第８論理状態の時前記第３論理ゲートの出力信号を伝送する第８伝送ゲートと、前記第２クロック信号が第９論理状態の時前記第７及び第８伝送ゲートの出力信号を伝送する第９伝送ゲートと、前記第９伝送ゲートの出力信号をインバーティングする第８インバータと、前記第８インバータの出力信号をインバーティングする第９インバータと、前記第２クロック信号が第１０論理状態の時前記第９インバータの出力信号を伝送する第１０伝送ゲートと、前記第２クロック信号が第９論理状態の時前記第８インバータの出力信号を伝送する第１１伝送ゲートと、前記第１１伝送ゲートの出力信号をインバーティングする第１０インバータと、前記第２クロック信号が第１０論理状態の時前記第１０インバータの出力信号をインバーティングする第１１インバータ、及び前記第２クロック信号が第９論理状態の時前記第１１インバータの出力信号を前記第１０インバータに伝送する第１２伝送ゲートを具備することを特徴とする。
【００１６】
【発明の実施の形態】
本発明によるフリップフロップ制御器の実施例を説明するために図３及び図４を参照すれば次のようである。
【００１７】
構成を見ると、図３に示されたフリップフロップ制御器はフリップフロップ制御部１０及び複数個のフリップフロップＦ３１，Ｆ３２，Ｆ３３，．．．，Ｆｎで構成されている。
【００１８】
図３及び図４において、ＣＬＫはシステムクロック信号を、Ｓはモード選択信号を、ＥＮはシステムクロック信号のイネーブル可否を決定するためのクロックイネーブル信号を、ＩＮはデータ入力信号をそれぞれ示す。
【００１９】
先に、フリップフロップ制御部１０はＳ信号をそのままバッファリングし出力して、クロックイネーブル信号ＥＮがハイレベルである時だけシステムクロック信号ＣＬＫをイネーブルさせクロック信号ＣＥＮへ出力する。したがって、ＩＮ信号は前記クロックイネーブル信号ＥＮがハイレベルである時だけイネーブルされる。
【００２０】
フリップフロップＦ３１，Ｆ３２，Ｆ３３，．．．，Ｆｎはクロック信号ＣＥＮに同期されモード選択信号Ｓにより機能モードまたはスキャンモードで動作を遂行するようになる。即ち、機能モードの時はＤｉｎが、スキャンモードの時外部から入力されるＳｉｎがそれぞれ選択入力される。
【００２１】
図５に示された本発明による一実施例のフリップフロップ制御器はフリップフロップ制御部５０及び複数個のフリップフロップ等Ｆ５１，Ｆ５２，Ｆ５３，．．．，Ｆｎで構成されている。この時、ｓｍｓはスキャンモード設定信号を、ｒｅｓｅｔは同期リセット信号を、ｆｍｅｎは機能モードのクロックイネーブル信号を、ＣＬＫはシステムクロック信号を、ｓｍｅｎはスキャンモード(scan mode)のクロックイネーブル信号を、ｓｍｒｅｓｅｔはスキャンモードのリセット信号をそれぞれ示す。また、ｓはモード選択信号を、ＣＫはフリップフロップ制御部５０から出力されるクロック信号を、ｒｓｔはリセット信号をそれぞれ示す。
【００２２】
図６は図５のフリップフロップ制御部５０を詳細に説明するための詳細回路図を示したものである。
【００２３】
フリップフロップ制御部５０はインバータＩ６１，Ｉ６２，．．．，Ｉ６７，論理ゲートＧ１，Ｇ２及び伝送ゲートＴ６１，Ｔ６２，．．．，Ｔ６６で構成されている。
【００２４】
具体的に見ると、ＮＡＮＤ論理ゲートＧ１はインバータＩ６１を通じてインバーティングされたｓｍｓ信号と、インバータＩ６２を通じてインバーティングされたリセット信号を負論理積演算する。この時、インバータＩ６３はＮＡＮＤ論理ゲートＧ１の出力信号をインバーティングしモード端子を通じてモード選択信号で出力する。
【００２５】
伝送ゲートＴ６１，Ｔ６２，．．．，Ｔ６６は二つの伝送制御信号（正入力及び負入力）により信号伝送をする。即ち、正入力にハイレベル（ディジタル的な意味の”１”）と負入力にローレベル（ディジタル的な意味の”０”）が入力される場合信号伝送を行うようになる（その反対で構成することもできる）。伝送ゲートＴ６１はｓｍｓ信号を負入力とし、インバータＩ６１を通じてインバーティングされたｓｍｓ信号を正入力としｆｍｅｎ信号を伝送する。即ち、ｓｍｓ信号がローレベルの場合ｆｍｅｎ信号を伝送するようになる。伝送ゲートＴ６２は前述した伝送ゲートＴ６１と反対に伝送制御信号を入力されｓｍｅｎ信号を伝送する。即ち、ｓｍｓ信号によりｆｍｅｎまたはｓｍｅｎ信号が選択されラッチ部６０に入力される。この時、ラッチ部６０は図１に示されたように二つの伝送ゲートＴ６３，Ｔ６４と二つのインバータＩ６５，Ｉ６６で構成されＣＬＫに同期される。ラッチ部６０によりラッチされた信号とＣＬＫ信号はＡＮＤ論理ゲートを通じて論理積演算され、演算された信号は図５のフリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，Ｆ５ｎのクロック信号ＣＫへ入力される。また、伝送ゲートＴ６５はｓｍｓ信号を負入力とし、インバータＩ６１のインバーティングされたｓｍｓ信号を正入力としインバータＩ６２を通じてインバーティングされたｒｅｓｅｔ信号を伝送する。伝送ゲートＴ６６は前述した伝送ゲートＴ６５と反対に伝送制御信号を入力されｓｍｒｅｓｅｔ信号を伝送する。この時、インバータＩ６７は伝送ゲートＴ６５、Ｔ６６の出力信号をインバーティングし図５のフリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，Ｆｎのリセット信号ｒｅｓｅｔへ出力させる。この時、ｆｍｅｎ信号はローレベルで、ｓｍｓ信号はハイレベルで、ｒｅｓｅｔ信号はハイレベルで、ｓｍｅｎ信号はローレベルで、ｓｍｒｅｓｅｔ信号はローレベルでそれぞれアクティブ化される。
【００２６】
図７は図５に示された複数個のフリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，Ｆｎのうちいずれか一つについての詳細回路図を示したものであり、インバータＩ７１、Ｉ７２、Ｉ７３、Ｉ７４、Ｉ７５、Ｉ７６とＮＯＲゲートＧ３と伝送ゲートＴ７１、Ｔ７２、Ｔ７３、Ｔ７４、Ｔ７５、Ｔ７６で構成され、Ｓｉｎ信号とｒｓｔ信号を負論理和演算するＮＯＲゲートを除いて図１と同一である。
【００２７】
図５乃至図７を参照し全体の動作を見ると、
先に、技能モード動作を見ると、ｓｍｓ＝”０”及びｒｅｓｅｔ＝”０”であれば、モード選択信号はｓ＝”１”を持つ。この時、ｆｍｅｎ信号は無関係である。
【００２８】
ｆｍｅｎ＝”１”である時、ＣＫ信号はディスエーブルされる。したがって、フリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，ＦｎはＤｉｎ信号をラッチすることができない。
【００２９】
一方、ｆｍｅｎ＝”０”である時、ＣＫ信号はＣＬＫ信号のバッファリングされた信号となる。したがって、Ｄｉｎ信号は複数個のフリップフロップＦ５１，Ｆ５２，Ｆ５３，．．．，Ｆｎでラッチされる。この時、ｒｅｓｅｔ＝”１”及びｆｍｅｎ＝”０”を印加すればｒｓｔ信号は”１”の値を持つ。この時、ｒｓｔ信号は”１”の値を持つことになるとＳｉｎ信号がディスエーブルされる。
【００３０】
次に、スキャンモード動作を見るとｓｍｓ＝”１”、ｒｅｓｅｔ＝”０”、ｓｍｅｎ＝”０”及びｓｍｒｅｓｅｔ＝”１”の条件が満足されたらスキャンモードで動作する。ｓｍｓ＝”１”となるとモード選択信号ｓは”０”となり、伝送ゲートＴ６２はｓｍｅｎ信号を通過させる。続いて、インバータＩ６５を通じてインバーティングされたｓｍｅｎ信号とＣＬＫ信号はＡＮＤゲート（Ｇ２）により論理積演算されＣＫ信号へ出力される。ｓｍｓ＝”１”である時モード選択信号ｓ＝”０”となりスキャンモードで動作し、Ｓｉｎ信号がイネーブルされる。ここで、ｓｍｒｅｓｅｔ＝”０”となると伝送ゲートＴ６６を通じてｒｓｔ信号が”１”となるので、Ｓｉｎ信号と関係なくＮＯＲゲートＧ３の出力が”０”となる。したがって、スキャンモード動作がリセットされる。
【００３１】
図８は同期リセット機能を遂行する本発明によるフリップフロップ制御器の他の実施例を示したもので、同期リセット信号は図５のフリップフロップ制御部５０のｒｅｓｅｔ信号端子に印加されインバーティングされた同期リセット信号はｆｍｅｎ信号端子に印加される。
【００３２】
図９は図８の動作を説明するための動作波形図である。
【００３３】
図１０はｆｍｅｎ信号にグリッチが発生した場合の動作波形図である。この時、ｆｍｅｎ信号にグリッチが含まれても図６の伝送ゲートＴ６３、Ｔ６４とインバータＩ６４、Ｉ６５及び論理ゲートＧ２とで構成されるラッチによりグリッチによる誤動作を防止する。
【００３４】
【発明の効果】
前述したように本発明はフリップフロップ前端にクロック信号及びテスト関連制御信号を制御する回路を追加し欠陥カバレージを高めることができ、テストベクトルの発生が容易であり、少量のテストベクトルで希望する欠陥カバレージを高めることができる。また、フリップフロップに印加される不必要なクロック信号をディスエーブルさせ電力消費を減らすことができる。
【図面の簡単な説明】
【図１】 従来のスキャンテスト機能を持つフリップフロップを説明するための回路図である。
【図２】 従来のフルスキャン方法を説明するための図面である。
【図３】 本発明によるフリップフロップ制御器の構成を説明するための概略図である。
【図４】 図３の動作を説明するための動作波形図である。
【図５】 本発明によるフリップフロップ制御器の一実施例を説明するためのブロック図である。
【図６】 図５のフリップフロップ制御部５０を詳細に説明するための詳細回路図である。
【図７】 図５の複数個のフリップフロップのうちいずれか一つについての詳細回路図である。
【図８】 同期リセット機能を遂行する本発明によるフリップフロップ制御器の他の実施例を説明するための図面である。
【図９】 図８のフリップフロップ制御器の動作を説明するための動作波形図である。
【図１０】 図５のｆｍｅｎ信号にグリッチが発生した場合の動作波形図である。
【符号の説明】
１０ フリップフロップ制御部、Ｆ３１，Ｆ３２，Ｆ３３，．．．，Ｆｎ フリップフロップ、５０ フリップフロップ制御部
Claims (3)
- クロックイネーブル信号に応答し第１クロック信号をイネーブルまたはディスエーブルさせることにより第２クロック信号を発生するクロック制御手段と、
前記クロック制御手段は、スキャンテストモード設定信号をインバーティングする第１インバータ、
リセット信号をインバーティングする第２インバータ、
前記第１及び第２インバータの出力信号を負論理積演算する第１論理ゲート、
前記第１論理ゲートの出力信号をインバーティングさせることによりモード選択信号を出力する第３インバータ、
前記スキャンテストモード設定信号が第１論理状態の時機能モードクロックイネーブル信号を伝送する第１伝送ゲート、
前記スキャンテストモード設定信号が第２論理状態の時スキャンモードクロックイネーブル信号を伝送する第２伝送ゲート、
前記第１クロック信号が第３論理状態の時前記第１及び第２伝送ゲートの出力信号を伝送する第３伝送ゲート、
前記第３伝送ゲート手段の出力信号をインバーティングする第４インバータ、
前記第４インバータの出力信号をインバーティングする第５インバータ、
前記第１クロック信号が第４論理状態の時前記第５インバータの出力信号を前記第４インバータに伝送する第４伝送ゲート、
前記スキャンテストモード設定信号が第５論理状態の時第２インバータの出力信号を伝送する第５伝送ゲート、
前記スキャンテストモード設定信号が第６論理状態の時スキャンテストモードリセット信号を伝送する第６伝送ゲート、
前記第５及び第６伝送ゲートの出力信号をインバーティングする第６インバータを備え、
前記第２クロック信号に同期されモード選択信号に応答し機能モード信号またはスキャンテストモード信号を選択的にラッチする少なくとも一つ以上のフリップフロップとを具備することを特徴とするフリップフロップ制御器。 - 前記フリップフロップは、
モード選択信号をインバーティングする第７インバータ、
前記第７インバータの出力信号が第７論理状態の時前記機能モード信号を伝送する第７伝送ゲート、
前記スキャンテストモード信号とスキャンモードのリセット信号を入力され負論理和演算する第３論理ゲート、
前記モード選択信号が第８論理状態の時前記第３論理ゲートの出力信号を伝送する第８伝送ゲート、
前記第２クロック信号が第９論理状態の時前記第７及び第８伝送ゲートの出力信号を伝送する第９伝送ゲート、
前記第９伝送ゲートの出力信号をインバーティングする第８インバータ、
前記第８インバータの出力信号をインバーティングする第９インバータ、
前記第２クロック信号が第１０論理状態の時前記第９インバータの出力信号を伝送する第１０伝送ゲート、
前記第２クロック信号が第９論理状態の時前記第８インバータの出力信号を伝送する第１１伝送ゲート、
前記第１１伝送ゲートの出力信号をインバーティングする第１０インバータ、
前記第２クロック信号が第１０論理状態の時前記第１０インバータの出力信号をインバーティングする第１１インバータ、及び
前記第２クロック信号が第９論理状態の時前記第１１インバータの出力信号を前記第１０インバータに伝送する第１２伝送ゲートを具備することを特徴とする請求項１記載のフリップフロップ制御器。 - 前記制御クロック制御手段がフリップフロップ印可される不必要なクロック信号をディスエーブルさせる制御クロック制御手段であることを特徴とする請求項１記載のフリップフロップ制御器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950001573A KR0147619B1 (ko) | 1995-01-27 | 1995-01-27 | 플립플롭 제어기 |
| KR1995-P-001573 | 1995-01-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08262115A JPH08262115A (ja) | 1996-10-11 |
| JP3878236B2 true JP3878236B2 (ja) | 2007-02-07 |
Family
ID=19407408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00994596A Expired - Fee Related JP3878236B2 (ja) | 1995-01-27 | 1996-01-24 | フリップフロップ制御器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5721740A (ja) |
| JP (1) | JP3878236B2 (ja) |
| KR (1) | KR0147619B1 (ja) |
| CN (1) | CN1112767C (ja) |
| DE (1) | DE19602517B4 (ja) |
| SG (1) | SG40814A1 (ja) |
| TW (1) | TW288231B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145789A (ja) * | 1997-07-29 | 1999-05-28 | Sharp Corp | 低消費電力化レジスタ回路 |
| US6381719B1 (en) * | 1998-04-23 | 2002-04-30 | Lsi Logic Corporation | System and method for reducing clock skew sensitivity of a shift register |
| KR19990073108A (ko) * | 1999-05-14 | 1999-10-05 | 김명석 | 유휴전화회선을이용한소규모네트워크구성방법및장치 |
| US6275081B1 (en) | 1999-06-02 | 2001-08-14 | Adaptec, Inc. | Gated clock flip-flops |
| KR20010018110A (ko) * | 1999-08-17 | 2001-03-05 | 강미애 | 랜 데이터 전송장치 |
| JP4883850B2 (ja) | 2001-06-29 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7185249B2 (en) * | 2002-04-30 | 2007-02-27 | Freescale Semiconductor, Inc. | Method and apparatus for secure scan testing |
| US6950672B2 (en) * | 2002-05-30 | 2005-09-27 | Analog Devices, Inc. | Clock enable system |
| KR100583152B1 (ko) * | 2004-02-19 | 2006-05-23 | 주식회사 하이닉스반도체 | 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자 |
| US7328385B2 (en) * | 2004-08-05 | 2008-02-05 | Seagate Technology Llc | Method and apparatus for measuring digital timing paths by setting a scan mode of sequential storage elements |
| US8692592B2 (en) * | 2005-06-30 | 2014-04-08 | Texas Instruments Incorporated | Digital storage element architecture comprising integrated 2-to-1 multiplexer functionality |
| US7596732B2 (en) | 2005-06-30 | 2009-09-29 | Texas Instruments Incorporated | Digital storage element architecture comprising dual scan clocks and gated scan output |
| US7650549B2 (en) * | 2005-07-01 | 2010-01-19 | Texas Instruments Incorporated | Digital design component with scan clock generation |
| US20090195285A1 (en) * | 2006-06-05 | 2009-08-06 | Panasonic Corporation | Semiconductor integrated circuit |
| WO2008113105A1 (en) * | 2007-03-16 | 2008-09-25 | G2 Microsystems Pty Ltd | Low power flip-flop circuit and operation |
| US7583103B2 (en) * | 2007-03-30 | 2009-09-01 | Altera Corporation | Configurable time borrowing flip-flops |
| CN105446445B (zh) * | 2007-10-11 | 2020-12-01 | 瑞昱半导体股份有限公司 | 数字电路的重置方法及信号产生装置 |
| JP5274292B2 (ja) * | 2009-02-17 | 2013-08-28 | キヤノン株式会社 | 特定用途向け集積回路 |
| KR102011139B1 (ko) * | 2012-10-08 | 2019-08-14 | 삼성전자주식회사 | 시스템 온 칩의 초기화 장치 |
| US10541680B2 (en) * | 2014-12-30 | 2020-01-21 | Texas Instruments Incorporated | Low area enable flip-flop |
| KR102378150B1 (ko) * | 2016-01-28 | 2022-03-24 | 삼성전자주식회사 | 저 전력 리텐션 플립-플롭을 포함하는 반도체 장치 |
| KR102563928B1 (ko) * | 2017-08-18 | 2023-08-07 | 삼성전자 주식회사 | 표준 셀 라이브러리, 동기 회로를 포함하는 집적 회로 및 집적 회로를 설계하기 위한 컴퓨팅 시스템 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4316150A (en) * | 1980-01-09 | 1982-02-16 | Tektronix, Inc. | Phase locked loop including phase detector system controlled by enable pulses |
| US4463440A (en) * | 1980-04-15 | 1984-07-31 | Sharp Kabushiki Kaisha | System clock generator in integrated circuit |
| US4851711A (en) * | 1988-02-02 | 1989-07-25 | International Business Machines Corporation | Asymmetrical clock chopper delay circuit |
| US5117443A (en) * | 1989-11-13 | 1992-05-26 | Lucid, Inc. (Formerly Portable Computer) | Method and apparatus for operating at fractional speeds in synchronous systems |
| US5235600A (en) * | 1991-03-21 | 1993-08-10 | Amdahl Corporation | Scannable system with addressable clock suppress elements |
| JP3742839B2 (ja) * | 1992-07-21 | 2006-02-08 | レジェリティ・インコーポレイテッド | シャットダウンモードにおかれることが可能なクロック発生器 |
| JP2550837B2 (ja) * | 1992-09-25 | 1996-11-06 | 日本電気株式会社 | スキャンパスのテスト制御回路 |
-
1995
- 1995-01-27 KR KR1019950001573A patent/KR0147619B1/ko not_active IP Right Cessation
-
1996
- 1996-01-09 SG SG1996000115A patent/SG40814A1/en unknown
- 1996-01-10 TW TW085100262A patent/TW288231B/zh not_active IP Right Cessation
- 1996-01-23 US US08/590,302 patent/US5721740A/en not_active Expired - Lifetime
- 1996-01-24 JP JP00994596A patent/JP3878236B2/ja not_active Expired - Fee Related
- 1996-01-25 DE DE19602517A patent/DE19602517B4/de not_active Expired - Fee Related
- 1996-01-26 CN CN96100473A patent/CN1112767C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| SG40814A1 (en) | 1997-06-14 |
| KR960029808A (ko) | 1996-08-17 |
| DE19602517A1 (de) | 1996-08-01 |
| CN1112767C (zh) | 2003-06-25 |
| KR0147619B1 (ko) | 1998-12-01 |
| DE19602517B4 (de) | 2005-03-24 |
| CN1137199A (zh) | 1996-12-04 |
| US5721740A (en) | 1998-02-24 |
| TW288231B (ja) | 1996-10-11 |
| JPH08262115A (ja) | 1996-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3878236B2 (ja) | フリップフロップ制御器 | |
| US6968486B2 (en) | Master-slave-type scanning flip-flop circuit for high-speed operation with reduced load capacity of clock controller | |
| US5867036A (en) | Domino scan architecture and domino scan flip-flop for the testing of domino and hybrid CMOS circuits | |
| US12003239B2 (en) | Low-power flip flop circuit | |
| US8484523B2 (en) | Sequential digital circuitry with test scan | |
| JP2626920B2 (ja) | スキャンテスト回路およびそれを用いた半導体集積回路装置 | |
| US5870411A (en) | Method and system for testing self-timed circuitry | |
| JP3151391B2 (ja) | 集積回路テスト用ローカル・クロック発生／分配回路 | |
| JPH0772744B2 (ja) | 半導体集積回路装置 | |
| JPH0544690B2 (ja) | ||
| JP4627118B2 (ja) | スキャンテスト用回路 | |
| JPH05273311A (ja) | 論理集積回路 | |
| US7793178B2 (en) | Cell supporting scan-based tests and with reduced time delay in functional mode | |
| US6815977B2 (en) | Scan cell systems and methods | |
| US6271700B1 (en) | Semiconductor integrated circuit having scan path | |
| US8209573B2 (en) | Sequential element low power scan implementation | |
| JP3197026B2 (ja) | 遅延試験能力を有する走査可能なレジスタ | |
| US20110181331A1 (en) | Integrated circuit with leakage reduction in static nets | |
| US5638008A (en) | Method and apparatus for generating an asynchronously clocked signal in a synchronously clocked programmable device | |
| JP3420142B2 (ja) | スキャンパステスト用のフリップフロップ回路 | |
| US5912900A (en) | Method and system for testing self-timed circuitry | |
| JP2002228722A (ja) | バウンダリ・スキャン・レジスタを有する集積回路装置 | |
| JP2004037183A (ja) | スキャンフリップフロップ | |
| Eedupuganti et al. | High Performance and Power-Aware Scan Flip-Flop Design | |
| Speek et al. | Bridging the testing speed gap: design for delay testability |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041217 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050316 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050617 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051006 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051028 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061006 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061102 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |